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【发明授权】栅极驱动电路_群创光电股份有限公司_201610436707.6 

申请/专利权人:群创光电股份有限公司

申请日:2016-06-17

公开(公告)日:2021-02-12

公开(公告)号:CN107516485B

主分类号:G09G3/20(20060101)

分类号:G09G3/20(20060101)

优先权:

专利状态码:有效-授权

法律状态:2021.02.12#授权;2018.01.19#实质审查的生效;2017.12.26#公开

摘要:本发明提出一种栅极驱动电路,其包括至少一移位单元、及至少一切换单元。该至少一移位单元分别接收一起始输入信号、一第一时序输入信号、及一第二时序输入信号,据以产生一使能输出信号。该至少一切换单元连接至该移位单元,依据该使能输出信号,以输出一第三时序信号;其中,该使能输出信号作为一下一级移位单元的该起始输入信号。

主权项:1.一种栅极驱动电路,其特征在于,包含:至少一移位单元,分别接收一起始输入信号、一第一时序输入信号、及一第二时序输入信号,据以产生一使能输出信号;以及至少一切换单元,连接至该至少一移位单元,依据该使能输出信号,以输出一第三时序信号;其中,该使能输出信号作为一下一级移位单元的一起始输入信号;其中,该至少一切换单元包含一反相器、一切换器、及一晶体管;该晶体管的一第一端连接至该切换器的一输出端,该晶体管的一第二端连接至一电位,该晶体管的一第三端连接至该反相器的一输出端;该反相器的一输入端连接至该使能输出信号及该切换器的一第一使能输入端;该切换器的一第二使能输入端连接至该反相器的该输出端,该切换器的一输入端连接至该第三时序信号,据以经由该切换器的该输出端输出该第三时序信号。

全文数据:栅极驱动电路技术领域[0001]本发明是关于显示设备技术领域,尤指一种具有多阶输出位准的栅极驱动电路。背景技术[0002]—般而言,显示设备包含多个像素单元、源极驱动器以及栅极驱动电路。源极驱动器用来提供多个数据信号至多个像素单元。栅极驱动电路包含多级移位寄存器以产生多个栅极信号,以开启或关闭多个像素单元,据以控制多个数据信号的写入操作。[0003]图1为现有栅极驱动电路的示意图。如图1所示,栅极驱动电路100包含多级移位寄存器,其中只绘示第N-1级移位寄存器110、第N级移位寄存器120以及第N+1级移位寄存器130。每一级移位寄存器是用来根据前一级移位寄存器输出的栅极信号及一时序信号CLK,以产生对应栅极信号,输出至对应栅极线。譬如第N-1级移位寄存器110是根据栅极信号0UTn-2及时序信号CLK,以产生栅极信号〇UTn-l,输出至栅极线GLn-1。第N级移位寄存器120是根据栅极信号OUTn-1及时序信号CLK,以产生栅极信号OUTn,输出至栅极线GLn。发明内容[0004]本发明是在于提供一栅极驱动电路,其提供具有多阶输出位准的输出电压,可应用于具有CMOS元件的驱动电路。本发明的驱动电路的一实施例,包含有N型氧化铟镓锌晶体管及P型低温多晶硅晶体管共享栅极的堆叠式结构。[0005]本发明提出了一种栅极驱动电路,包括至少一移位单元、及至少一切换单元。该至少一移位单元分别接收一起始输入信号、一第一时序输入信号、及一第二时序输入信号,据以产生一使能输出信号。该至少一切换单元连接至该移位单元,依据该使能输出信号,以输出具有多阶位准的一第三时序信号;其中,该使能输出信号作为一下一级移位单元的该起始输入信号。[0006]本发明提出了一种栅极驱动电路,包括一第一移位单元、一第二移位单元、一反相单元、及一切换单元。该第一移位单元具有一起始输入、一第一时序输入、及一第二时序输入,分别接收一起始输入信号、一第一时序输入信号、及一第二时序输入信号,据以产生一弟一使B纟输出彳目号。该第一移位单兀其具有一起始输入、一第一时序输入、及一第二时序输入,分别接收该第一使能输出信号、该第二时序输入信号、及该第一时序输入信号,据以产生一第二使能输出信号。该反相单元连接至该第一移位单元,接收该第一使能输出信号,据以产生一反相第一使能输出信号。该切换单元连接至该反相单元及该第二移位单元,接收具有二阶位准的一第四时序信号或一第五时序信号,依据该反相第一使能输出信号及该第二使能输出信号,以自其一输出端输出合成该第四时序信号与该第五时序信号的一第六时序信号;其中,该第二使能输出信号作为一下一级移位单元的该起始输入信号。附图说明[0007]图1为现有栅极驱动电路的示意图。[0008]图2为本发明的一种栅极驱动电路的方块图。1[0009]图3为本发明移位单元及切换单元的电路图。[0010]图4为本发明第一级移位寄存电路及第二级移位寄存电路的时序示意图[0011]图5为本发明的一种栅极驱动电路的另一方块图。^。[0012]图6为本发明切换单元的电路图。[0013]图7为本发明移位寄存电路的时序示意图。[0014]图8为本发明的栅极驱动电路的应用示意图。[0015]【符号说明】[0016]栅极驱动电路1〇〇移位寄存器110、120、130[0017]时序信号Clk栅极信号OUTn-2、OUTn-l、OUTn、OUTn+l[0018]栅极驱动电路200[0019]移位寄存电路210移位单元220[0020]切换单元230[0021]第一时序输入信号CLKm第二时序输入信号XCLKm[00221起始输入信号SP使能输出信号NEXT[0023]第三时序信号CLK3[0024]第一栅极线GL1第二栅极线GL2[0025]第三栅极线GL3输出端outl[0026]输出端out2输出端out3[0027]第一切换器SW1第二切换器SW2[0028]第一晶体管T1第二晶体管T2[0029]第三晶体管T3第四晶体管T4[0030]非或门N0R第一反相器INV1。[0031]第二反相器(INV2第三切换器SW3[0032]第五晶体管T5第一端a[0033]第二端b第三端(c[0034]输出端out低电位Vgl[0035]高电位Vgh中电位VgO[0036]第一使能输入端ena第二使能输入端enax[0037]重置信号RESET节点A[0038]节点B节点C[0039]第一端a[0040]节点D第一周期Tpi[0041]第二周期TP2第三周期TP3[0042]第四周期TP4[0043]栅极驱动电路500[0044]移位寄存电路510第一移位单元520[0045]第二移位单元530反相单元540[0046]切换单元550[0047]第一使能输出信号NEXT1第二使能输出信号NEXT2[0048]反相第一使能输出信号XNEXT1[0049]第四时序信号CLKp第五时序信号CLKn[0050]—第五晶体管T5第六晶体管T6[0051]第七晶体管T7第八晶体管T8[0052]混合晶体管的主动矩阵有机发光二极管的驱动电路900[0053]驱动晶体管DRV_TFT切换晶体管SW_TFT[OO54]补偿晶体管Compensate_TFT储存电容Cst[0055]有机发光二极管D1高电位Vdd[0056]数据线Data扫描线ScanScan2[0057]补偿信号线(compensate节点X[0058]共享栅极GE具体实施方式[0059]图2为本发明的一种具有多阶输出位准的栅极驱动电路200的方块图。如图2所示,该栅极驱动电路200包含多级移位寄存电路210,每一级移位寄存电路210具有相同的电路结构。其中,第一级移位寄存电路210的一第一输入端连接至第一时序输入信号CLKm,一第二输入端连接至一第二时序输入信号XCLKm。而第二级移位寄存电路210的一第一输入端连接至第二时序输入信号XCLKm,一第二输入端连接至第一时序输入信号CLKm,依此类推。[0060]每一级移位寄存电路210包括有一移位单元220及一切换单元230。第一级移位寄存电路210连接至一第一栅极线GL1,第二级移位寄存电路210连接至一第二栅极线GL2,第三级移位寄存电路210连接至一第三栅极线GL3,依此类推。[0061]该栅极驱动电路200包括有至少一移位单元220、及至少一切换单元230。该至少一移位单元220分别接收一起始输入信号SP、一第一时序输入信号CLKm、及一第二时序输入信号XCLKm,据以产生一使能输出信号NEH。该至少一切换单元230连接至该移位单元220,接收一第三时序信号CLK3,并依据该使能输出信号NEXT,将具有多阶位准的该第三时序信号CLK3输出至该第一栅极线GL1。其中,该使能输出信号NEXT作为下一级移位单元210的该起始输入信号SP。[0062]如图2所示,第一级移位寄存电路210接收该起始输入信号(SP,并产生一使能输出信号NEXT。该使能输出信号NErr作为第二级移位寄存电路21〇的起始输人信号SP,依此类推,故不再赘述。[0063]图3为本发明移位单元22〇及切换单元230的电路图。如图3所示,其显示第一级移位寄存电路210的移位单元220及切换单元230,因此移位单元220接收起始输入信号SP。若是第二级或是其他级移位寄存电路210的移位单元22〇及切换单元230,则移位单元220接收前一级输出的使能输出信号NEXT。[0064]如图3所示,该移位单元220具有一第一切换器SW1、一第二切换器SW2、一第一晶体管T1、一第二晶体管T2、一第三晶体管T3、一第四晶体管T4、一非或门N0R、及一第一反相器INV1。该切换单元230包含一第二反相器INV2、一第三切换器SW3、及一第五晶体管T5。[0065]该第一晶体管n的一第一端a连接至该第一切换器SW1的一输出端out,其一第二端(b连接至该非或门NOR的一第一输入端,其一第三端(c连接至该起始输入信号SP。该第二晶体管T2的一第一端a连接至该第一晶体管T1的第二端b,其一第二端b连接至一低电位Vgl,其一第三端c连接至该起始输入信号SP。[0066]该第三晶体管T3的一第一端a连接至一高电位Vgh,其一第二端b连接至该第一晶体管T1的第一端a,其一第三端c连接至该第一切换器SW1的一第一使能输入端ena及该第二切换器SW2的一第一使能输入端ena。[0067]该第四晶体管T4的一第一端a连接至该第二切换器SW2的一输出端out及该使能输出信号NET,其一第二端b连接至该低电位Vgl,其一第三端c连接至该第一反相器INV1的一输出端、该第一切换器SW1的一第二使能输入端enax、及该第二切换器SW2的一第二使能输入端enax。[0068]该非或门NOR的一第二输入端连接至一重置信号RESET,其输出端连接至该第三晶体管T3的第三端c与该第一反相器INV1的一输入端。该第一切换器SW1的一第二使能输入端enax连接至该第一反相器INV1的输出端,其一输入端连接至该第一时序输入信号CLKm。该第二切换器SW2的一输入端连接至该第二时序输入信号XCLKm,其一第一使能输入ena连接至该第一反相器INV1的输入端,其一第二使能输入端enax连接至该第四晶体管T4的第三端c。[0069]该第五晶体管T5的一第一端a连接至该第三切换器SW3的输出端out与一输出端outl,其一第二端b连接至一中电位VgO,其一第三端c连接至该第二反相器INV2的一输出端。该第二反相器INV2的输入端连接至该使能输出信号(NEXT及该第三切换器SW3的一第一使能输入端ena。该第三切换器SW3的一第二使能输入端enax连接至该第二反相器INV2的输出端,其一输入端连接至该第三时序信号CLK3,据以经由该输出端out输出该具有三阶位准的一第三时序信号CLK3。需知悉的是,该第三时序信号具有多阶位准,并不以三阶位准为限。[0070]图4为本发明第一级移位寄存电路210及第二级移位寄存电路210的时序示意图。请一并参考图2、图3、及图4。当于第一周期TP1时,重置信号RESET为高电位Vgh,由于非或门⑽R的特性,所以节点B为低电位Vg1、节点C为高电位Vgh,因此第四晶体管T4导通,使能输出信号NEXT为低电位Vgl,节点D为高电位Vgh,第五晶体管T5导通,因此第一级第三切换器SW3的输出端out为中电位VgO。同理第二级第三切换器SW3的输出端out为中电位VgO。[0071]于第二周期TP2时,重置信号RESET为低电位Vgl、起始输入信号(SP为高电位Vgh、且第一时序输入信号CLKm为高电位Vgh、第二时序输入信号XCLKm为低电位Vgl,第二晶体管T2导通、第一晶体管T1关闭,节点A为低电位Vgl、节点B为高电位Vgh,节点C为低电位Vgl,因此第四晶体管T4关闭,第一切换器SW1及第二切换器SW2导通,使能输出信号NEXT为第二时序输入信号XCLKm,因此使能输出信号NEXT为低电位Vgl,节点D为高电位(Vgh,第五晶体管T5导通,因此第一级第三切换器SW3的输出端out为中电位VgO。[0072]于第三周期TP3时,重置信号RESET为低电位Vgl、起始输人信号SP为低电位Vgl、且第一时序输入信号CLKm为低电位Vgl、第二时序输入信号xCLKm为高电位Vgh,因此第二晶体管T2关闭、第一晶体管T1导通,节点A为第一时序输入信号CLKm,故节点A为低电位Vgl、节点B为高电位Vgh,节点C为低电位Vgl,因此第四晶体管T4关闭,第一切换器Sffl及第二切换器SW2导通,使能输出信号(NEXT为第二时序输入信号XCLKm,因此使能输出信号NET为高电位Vgh,节点D为低电位Vgl,第五晶体管T5关闭,第三切换器SW3导通,因此第一级第三切换器SW3的输出端(out为第三时序信号CLK3,第一级第三切换器SW3的输出端(out可输出该具有三阶位准的一第三时序信号CLK3。[0073]于第三周期(TP3时,第一级移位寄存电路210的使能输出信号(NEXT为高电位Vgh,对第二级移位寄存电路210而言,此时相当于第一级移位寄存电路210的第二周期TP2,因此对第二级移位寄存电路210而言,其会在下一周期TP4时,第二级第三切换器SW3的输出端out方可输出该具有三阶位准的一第三时序信号CLK3。[0074]于第四周期TP4时,重置信号RESET为低电位Vgl、起始输入信号SP为低电位Vgl、且第一时序输入信号CLKm为高电位Vgh、第二时序输入信号XCLKm为低电位Vgl,第二晶体管T2关闭、第一晶体管T1导通,节点A为第一时序输入信号CLKm,故节点A为高电位Vgh、节点B为低电位Vgl,节点C为高电位Vgh,因此第一切换器SW1及第二切换器SW2关闭,且第四晶体管T4导通,使能输出信号NEXT为低电位Vgl,节点D为高电位Vgh,第五晶体管T5导通,第三切换器SW3关闭,因此第一级第三切换器SW3的输出端out为中电位VgO。[0075]由于第三周期TP3时,第一级移位寄存电路210的使能输出信号NEXT为高电位Vgh,因此在第四周期TP4时,第二级第一切换器SW1的输出端out输出该具有三阶位准的一第三时序信号CLK3。[0076]图5为本发明的一种具有多阶输出位准的栅极驱动电路500的另一方块图。如图5所示,该栅极驱动电路500包含多级移位寄存电路510,每一级移位寄存电路510具有相同的电路结构。[0077]每一级移位寄存电路510包括有一第一移位单元520、一第二移位单元530、一反相单元540及一切换单元550。第一级移位寄存电路510连接至一第一栅极线GL1,第二级移位寄存电路510连接至一第二栅极线GL2,依此类推。[0078]该第一移位单元520具有一起始输入、一第一时序输入、及一第二时序输入,分别接收一起始输入信号SP、一第一时序输入信号CLKm、及一第二时序输入信号XCLKm,据以产生一第一使能输出信号NEm。[0079]该第二移位单元530其具有一起始输入、一第一时序输入、及一第二时序输入,分别接收该第一使能输出信号NEXT1、该第二时序输入信号XCLKm、及该第一时序输入信号CLKm,据以产生一第二使能输出信号NET2。[0080]该反相单元540连接至该第一移位单元520,接收该第一使能输出信号NEXT1,据以产生一反相第一使能输出信号XNEm。[0081]该切换单元550连接至该反相单元540及该第二移位单元530,并接收一具有二阶位准的第四时序信号(CLKp与第五时序信号(CLKn,依据该反相第一使能输出信号XNEXT1及该第二使能输出信号NEXT2,以自其一输出端outl输出合成该第四时序信号CLKp与该第五时序信号CLKn的一第六时序信号至该第一栅极线GL1,其中,该第六时序信号具有一三阶位准。其中,该第二使能输出信号NET2作为一下一级移位单元的该起始输入信号SP。需知悉的是,该第六时序信号具有多阶位准,并不以三阶位准为限。同样的,第四时序信号CLKp与第五时序信号CLKn可具有多阶位准,并不以二阶位准为限。[0082]该第一移位单元520与该第二移位单元530具有相同的电路。其中,该第一移位单元520的第一时序输入连接至第一时序输入信号CLKm,一第二时序输入连接至一第二时序输入信号(XCLKm。而该第二移位单元530的第一时序输入连接至第二时序输入信号XCLKm,第二时序输入连接至第一时序输入信号CLKm。依此类推。[0083]该第一移位单元520与该第二移位单元530分别具有一第一切换器SW1、一第二切换器SW2、一第一晶体管T1、一第二晶体管T2、一第三晶体管T3、一第四晶体管T4、一非或门N0R、及一第一反相器INV1。该第一移位单元52〇与该第二移位单元530的电路与图3中的移位单元220相同,不再赘述。[0084]图6为本发明切换单元550的电路图。如图6所示,该切换单元包含一第五晶体管T5、一第六晶体管T6、一第七晶体管T7、及一第八晶体管T8。该第五晶体管T5的一第一端a连接至该第四时序信号CLKp,其一第二端b连接至一输出(outl,其一第三端c连接至该反相第一使能输出信号XNEXT1。该第六晶体管T6的一第一端a连接至该第五时序信号CLKn,其一第二端b连接至该第五晶体管Tf5的第二端b,其一第三端c连接至该第二使能输出信号NEXT2。该第七晶体管T7的一第一端a连接至该第八晶体管T8的一第二端b,其一第二端b连接至该第五晶体管T5的第二端b,其一第三端c连接该反相第一使能输出信号XNEXT1。该第八晶体管T8的一第一端a连接至一中电位VgO,其一第三端c连接至该第二使能输出信号NEXT2。[0085]图7为本发明移位寄存电路510的时序示意图,其工作原理与图4相似,不再赘述。其中,第四时序信号CLKp具有中电位VgO及高电位Vgh的电压位准,而第五时序信号CLKn具有中电位VgO及低电位Vgl的电压位准。于一实施例中,高电位Vgh可为5伏特V,中电位VgO可为0伏特V,低电位Vgl可为-5伏特V。[0086]图S为本发明的栅极驱动电路200的应用示意图。其是运用于一混合晶体管的主动矩阵有机发光二极管的驱动电路900。如图8所示,该驱动电路900包含一驱动晶体管DRV_TFT、一切换晶体管SW_TFT、一补偿晶体管Compensate_TFT、及一储存电容Cst。其中,切换晶体管SW_TFT为P型低温多晶娃LowTemperaturePoly-si1icon、LTPS晶体管,补偿晶体管Compensate—TFT为N型氧化铟镓锌(IndiumGalliumZinc0xide、IGZ0晶体管。[0087]驱动晶体管DRV_TFT的一第一端a连接至一高电位Vdd,其一第二端b连接至该储存电容Cst的一端、该补偿晶体管Compensate_TFT的一第二端b、及一有机发光二极管D1的阳极,其一第三端c连接至该储存电容Cst的另一端、及该切换晶体管SW_TFT的一第二端b。该切换晶体管SW_TFT的一第一端a连接至一数据线Data,其一第三端c连接至一扫描线(ScanScan2,该扫描线(ScanScan2连接至栅极驱动电路200的一输出信号outl。补偿晶体管Compensate—TFT—第三端c连接至扫描线ScanScan2,其一第一端a连接至一补偿信号线compensate。[0088]图8下方是驱动电路900的运作示意图。如图8所示,于第一周期TP1时,栅极驱动电路200的输出信号(out1输出一中电位(VgO,切换晶体管SW_TFT及补偿晶体管Compensate—TFT均关闭。于第二周期TP2时,栅极驱动电路2〇0的一输出信号outl输出—低电位Vgl,切换晶体管SW_TFT导通、补偿晶体管Compensate—TFT关闭。数据线Data上的电压为一数据电压,因此数据线Data经由切换晶体管SW_TFT而对储存电容Cst充电。节点X电位被充至数据电压,驱动晶体管DRV_TFT导通,电流由高电位vdd流经驱动晶体管DRV_TFT进入有机发光二极管D1,使有机发光二极管D1发光。[0089]于第三周期TP3时,栅极驱动电路2〇〇的输出信号outl输出一高电位Vgh,切换晶体管SW_TFT关闭、补偿晶体管C〇mpensate_TFT导通。补偿信号线compensate上的电流经由补偿晶体管Compensate_TFT而流至有机发光二极管D1,以对该有机发光二极管D1进行电流补偿。在一实施例中,其是在一面板开机时,将补偿晶体管C〇mpensate_TFT导通,此时一外部感测装置(图未示感测流经有机发光二极管元件D1的电流,以决定补偿电流的大小,并算出对应的电压Vgs。于第二周期TP3时,经由补偿信号线(compensate及扫描线ScanScan2施加电压Vgs至补偿晶体管Compensate_TFT的第一端a及第三端(c,以补偿有机发光二极管元件D1的电流。[0090]如图8所示,补偿晶体管CompensateJTFT是一底部栅极的结构(bottomgatestructure,切换晶体管SW_TFT是一顶部栅极的结构(topgatestructure。且补偿晶体管Compensate_TFT及切换晶体管SW_TFT共享栅极(commonly-sharedgate。如图8所示,切换晶体管SW_TFT及补偿晶体管CompensateJTFT共享栅极GE。因此在电路布局(layout时,切换晶体管SW_TFT及补偿晶体管CompensateJFT具有堆叠式结构(stack-upstructure〇[0091]于其他实施例中,切换晶体管SW_TFT可为N型氧化铟镓锌IGZ0晶体管,补偿晶体管Compensate_TFT可为P型低温多晶桂LTPS晶体管。[0092]由上述说明可知,栅极驱动电路可提供多阶输出位准的输出电压,其中三阶输出位准的输出电压,可应用于具有CMOS元件的驱动电路。本发明的驱动电路的一实施例,包含有N型氧化铟嫁锌(IGZ0晶体管及P型低温多晶娃LTPS晶体管共享棚极commonly-sharedgate的堆叠式结构(stack-upstructure。[°093]上述实施例仅是为了方便说明而举例而己,本发明所主张的权利范围自应以权利要求所述为准,而非仅限于上述实施例。

权利要求:1.一种栅极驱动电路,其特征在于,包含:至少一移位单元,分别接收一起始输入信号、一第一时序输入信号、及一第二时序输入信号,据以产生一使能输出信号;以及至少一切换单元,连接至该移位单元,依据该使能输出信号,以输出一第三时序信号;其中,该使能输出信号作为一下一级移位单元的该起始输入信号。2.根据权利要求1所述的栅极驱动电路,其中,该第一时序输入信号与该第二时序输入信号分别具有一二阶位准。3.根据权利要求2所述的栅极驱动电路,其中,该第三时序信号具有一三阶位准。4.根据权利要求1所述的栅极驱动电路,其中,该第三时序信号具有一多阶位准。5.根据权利要求1所述的栅极驱动电路,其中,该至少一切换单元包含一反相器、一切换器、及一晶体管;其中,该晶体管的一第一端连接至该切换器的输出端,其一第二端连接至一电位,其一第三端连接至该反相器的一输出端;该反相器的输入端连接至该使能输出信号及该切换器的一第一使能输入端;该切换器的一第二使能输入端连接至该反相器的输出端,其一输入端连接至该第三时序信号,据以经由该输出端输出该第三时序信号。6.—种栅极驱动电路,其特征在于,包含:一第一移位单元,具有一起始输入、一第一时序输入、及一第二时序输入,分别接收一起始输入信号、一第一时序输入信号、及一第二时序输入信号,据以产生一第一使能输出信号;一第二移位单元,其具有一起始输入、一第一时序输入、及一第二时序输入,分别接收该第一使能输出信号、该第二时序输入信号、及该第一时序输入信号,据以产生一第二使能输出信号;一反相单元,连接至该第一移位单元,接收该第一使能输出信号,据以产生一反相第一使能输出信号;以及一切换单元,连接至该反相单元及该第二移位单元,并接收一第四时序信号与一第五时序信号,依据该反相第一使能输出信号及该第二使能输出信号,以输出一第六时序信号;其中,该第二使能输出信号作为一下一级移位单元的该起始输入信号。7.根据权利要求6所述的栅极驱动电路,其中,该第四时序信号与该第五时序信号分别具有一二阶位准。8.根据权利要求7所述的栅极驱动电路,其中,该第六时序信号具有一三阶位准。9.根据权利要求6所述的栅极驱动电路,其中,该第六时序信号具有一多阶位准。10.根据权利要求6所述的驱动电路,其中,该切换单元包含一第五晶体管、一第六晶体管、一第七晶体管、及一第八晶体管,该第五晶体管的一第一端连接至该第四时序信号,其~第二端连接至一输出,其一第三端连接至该反相第一使能输出信号;该第六晶体管的一第一端连接至该第五时序信号,其一第二端连接至该第五晶体管的第二端,其一第三端连接至该第一使能输出信号;该第七晶体管的一第一端连接至该第八晶体管的一第二端,其一第二端连接至该第五晶体管的第二端,其一第三端连接该反相第一使能输出信号;该^八晶体管的一第一端连接至一电位,其一第三端连接至该第二使能输出信号。’

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