申请/专利权人：日月光半导体制造股份有限公司

申请日：2015-10-22

公开（公告）日：2021-02-12

公开（公告）号：CN108807304B

主分类号：H01L23/31(20060101)

分类号：H01L23/31(20060101);H01L23/552(20060101);H01L23/13(20060101);H01L23/498(20060101)

优先权：["20141022 US 14/521,342"]

专利状态码：有效-授权

法律状态：2021.02.12#授权;2018.12.07#实质审查的生效;2018.11.13#公开

摘要：本申请涉及一种半导体封装元件，其包含衬底、至少一个组件、封装本体、第一导电层、第一屏蔽层、第二屏蔽层及第二导电层。所述组件设置于所述衬底的第一表面上。所述封装本体设置于所述衬底的所述第一表面上且覆盖所述组件。所述第一导电层覆盖所述封装本体及所述衬底的至少一部分。所述第一屏蔽层覆盖所述第一导电层，且具有第一厚度并包含高电导率材料。所述第二屏蔽层覆盖所述第一屏蔽层，且具有第二厚度并包含高磁导率材料。所述第一厚度对所述第二厚度的比率在0.2到3的范围内。所述第二导电层覆盖所述第二屏蔽层。

主权项：1.一种半导体封装元件，其包括：衬底，其具有第一表面、与所述第一表面相对的第二表面，及延伸于所述第一表面与所述第二表面之间的侧向表面；封装本体，其设置于所述衬底的所述第一表面上；第一屏蔽层，其设置于所述封装本体上，所述第一屏蔽层具有第一厚度且包括高导电率材料；及第二屏蔽层，其覆盖所述第一屏蔽层，所述第二屏蔽层具有第二厚度且包括高导磁率材料，所述第一厚度对所述第二厚度的比率在0.2以上且小于1；其中所述第一屏蔽层及所述第二屏蔽层的屏蔽有效性在30dB到40dB的范围内。

全文数据：半导体封装元件[0001]本申请是申请日为2015年10月22日，申请号为“201510690564.7”，而发明名称为“半导体封装元件”的申请的分案申请。技术领域[0002]本发明是关于半导体封装元件。更特定来说，本发明是关于具有电磁干扰屏蔽的半导体封装元件。背景技术[0003]由于加强处理速度及较小尺寸的需求驱使，半导体装置已变得愈来愈复杂。虽然加强处理速度及较小尺寸的益处是显而易见，但半导体装置的这些特性也可产生问题。详言的，较高时钟速度导致信号电平之间较为频繁的转换，此情形又可导致在较高频率或较短波长下的较高电平的电磁发射。电磁发射可从源半导体装置辐射，而入射于相邻半导体装置上。如果相邻的半导体装置的电磁发射电平足够高，则这些发射可不利地影响所述半导体装置的操作。此现象有时被称作电磁干扰electromagneticinterference，EMI。虽然较小尺寸的半导体装置可在整体电子系统内提供较高密度的半导体装置，相邻半导体装置处欲将提供较高电平的不当电磁发射而加重EMI。[0004]—种用以减少EMI的方式是在半导体封装元件内屏蔽一组半导体装置。详言的，可通过将固定于封装外部的导电壳体或外壳接地而实现屏蔽。当来自封装的内部的电磁发射触击壳体的内表面时，这些发射的至少一部分可被短路，借此减少通过壳体且不利地影响相邻半导体装置的发射的电平。相似地，当来自相邻半导体装置的电磁发射触击壳体的外表面时，可发生电短路而减少封装内的半导体装置的EMI。[0005]此外，以较高数据速率传送较低频率例如，在十亿赫兹GHz下）的信号也可导致较高电平的电磁发射。当前可得的导电壳体或外壳足以处理从源半导体装置所产生的电场辐射的发射。然而，以较高数据速率传送较低频率信号所诱发的磁场或源辐射的发射可通过导电壳体或外壳，且不利地影响相邻半导体装置的操作。[0006]正是在此背景下，需要开发本文中所描述的半导体封装元件及相关方法。发明内容[0007]根据本发明的实施例，提供一种半导体封装元件。所述半导体封装元件包含衬底、一或多个组件、封装本体、第一导电层、第一屏蔽层、第二屏蔽层及第二导电层。所述衬底具有第一表面、与所述第一表面相对的第二表面，及延伸于所述第一表面与所述第二表面之间的侧向表面。所述组件设置于所述衬底的所述第一表面上。所述封装本体设置于所述衬底的所述第一表面上且覆盖所述组件。所述第一导电层覆盖所述封装本体及所述衬底的至少一部分。所述第一屏蔽层覆盖所述第一导电层，且具有第一厚度且包括高电导率材料。所述第二屏蔽层覆盖所述第一屏蔽层，且具有第二厚度且包括高导磁率材料。所述第一厚度对所述第二厚度的比率在0.2到3的范围内。所述第二导电层覆盖所述第二屏蔽层。[0008]根据本发明的另一实施例，提供一种半导体封装元件。所述半导体封装元件包含衬底、封装本体、第一导电层、第一屏蔽层、第二屏蔽层及第二导电层。所述衬底具有第一表面、与所述第一表面相对的第二表面，及延伸于所述第一表面与所述第二表面之间的侧向表面。所述封装本体设置于所述衬底的所述第一表面上。所述第一导电层覆盖所述封装本体及所述衬底的至少一部分。所述第一屏蔽层覆盖所述第一导电层，且具有第一厚度且包括导电材料。所述第二屏蔽层覆盖所述第一屏蔽层，且具有第二厚度且包括磁渗透材料。所述第一厚度与所述第二厚度的和在5wn到20um的范围内。所述第二导电层覆盖所述第二屏蔽层。所述半导体装置封装也可包含安置于所述衬底的所述第一表面上的一或多个组件，且所述封装本体可覆盖所述组件。附图说明[0009]图1A说明根据本发明的实施例的半导体封装元件的横截面图。[0010]图1B说明沿着虚线圆A采取的图1A的半导体封装元件的EMI屏蔽的放大图。[0011]图1C说明屏蔽有效性与图1A的半导体封装元件的EMI屏蔽结构之间的关系。[0012]图1D说明屏蔽有效性与图1A的半导体封装元件的EMI屏蔽结构之间的关系。[0013]图2说明根据本发明的另一实施例的半导体封装元件。[0014]图3说明根据本发明的另一实施例的半导体封装元件。[0015]图4说明根据本发明的另一实施例的半导体封装元件。[0016]图5说明根据本发明的另一实施例的半导体封装元件。[0017]图6A、图6B、图6C及图6D说明根据本发明的实施例的制造流程。[0015]图7A、图7B、图7C及图7D说明根据本发明的另一实施例的制造流程。[0019]贯穿图式及实施方式使用共同参考数字以指示相同或相似组件。本发明将从结合随附图式而采取的以下实施方式更显而易见。具体实施方式[0020]图1A说明根据本发明的实施例的半导体封装元件1的横截面图。参看图1A，半导体封装元件1包含衬底100、数个组件ll〇a、110b及110c、封装本体120、EMI屏蔽130、数个通孔140,及数个电接点150。[0021]衬底100包括第一表面101，及与第一表面101相对的第二表面102。衬底100也包括延伸于第一表面101与第二表面102之间的侧向表面103。在一个实施例中，侧向表面103为实质上平面的，且具有相对于第一表面101或第二表面102的实质上正交定向（或实质上90°定向）。[0022]衬底100是通过例如）印刷电路板PC®例如纸基铜箔层压物、复合铜箔衬底，或聚合物浸渍式玻璃纤维基铜箔层压物）而形成。衬底100可具有用于电性连接设置于衬底100的第一表面101上的组件110a、110b及110c的电连接件（未图示），例如重布层redistributionlayer，RDL〇[0023]组件ll〇a、110b及110c设置于衬底100的第一表面101上。在一实施例中，组件11〇b为半导体芯片，而组件ll〇a及ll〇c为被动装置，例如电阻器、电容器或电感器。组件11〇b经由一组导线II2而电性连接到衬底100。在另一实施例中，组件ll〇b可经由一组焊料凸块未图示而覆晶接合到衬底100。所述组导线112可由（例如）金、铜或另一合适导电材料形成。组件110a及110c表面粘着到衬底100。尽管图1A中展示三个组件，但在其它实施例中可包含更多或更少组件。[0024]通孔140邻近于衬底100的周边而设置。更特定来说，通孔140邻近于衬底100的侧向表面103而设置。在一实施例中，通孔140可为接地片段。通孔140电性连接到包含于衬底100中的电连接件中的至少一些且提供电路径以减少EMI。通孔140中的每一者包含:第一部分140a，其邻近于衬底100的第一表面101而设置;及第二部分140b，其邻近于衬底100的第二表面102而设置。在一个实施例中，通孔140的高度可与衬底1〇〇的厚度实质上相同，g卩，其中通孔140的高度与衬底100的厚度之间的差小于或等于衬底1〇〇的厚度的±10%，例如小于或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于土1%、小于或等于±0.5%、小于或等于±0_1%，或小于或等于±0.05%。在一个实施例中，通孔140是由金属、金属合金或另一合适导电材料形成。[0025]电接点150邻近于衬底100的第二表面102而设置。电性接点150提供半导体封装元件1的输入及输出的电性连接。在一个实施例中，电接点150中的至少一些经由包含于衬底100中的电连接件中的至少一些而电性连接到组件ll〇a、110b及110c。在一实施例中，电接点150中的至少一者为接地电接点，且经由包含于衬底100中的电连接件中的至少一些而电性连接到通孔140。[0026]封装本体120设置于衬底100的第一表面101上，且覆盖组件110a、110b及110c、衬底100的第一表面101的部分及通孔140的部分，以便提供机械稳定性以及预防氧化、湿气及其它环境条件的保护。封装本体120可包含例如具有填料的环氧树脂。在一实施例中，封装本体120的侧向表面120a、衬底的侧向表面103及通孔140的侧向表面实质上共平面，其中，在所说明实施例中，如果所述侧向表面之间的任何位移不大于10M例如不大于8wn、不大于5mi，或不大于lwii，则所述侧向表面可被认为是实质上共平面。[0027]EMI屏蔽130覆盖封装本体12〇的上表面以及通过封装本体120的侧向表面120a、衬底1〇〇的侧向表面103及通孔140的侧向表面而形成的共平面表面，以提供预防EMI的保护。EMI屏蔽130电性连接到通孔140的侧向表面。当从半导体封装元件1的内部辐射的电磁发射触击EMI屏蔽130时，这些发射的至少一部分可经由通孔140而有效地接地，借此减少可通过EMI屏蔽130且不利地影响相邻半导体装置的发射电平。相似地，当来自相邻半导体装置的电磁发射触击EMI屏蔽130时，可发生相似的接地以减少半导体装置封装1内的组件ll〇a、11Ob及110c的EMI。[0028]在一个实施例中，半导体装置封装1可安置于PCB上且经由电接点150例如，焊球）而电性连接到PCB。如先前所描述，电接点150中的至少一者为接地电接点，且接地电接点可电性连接到由PCB提供的接地电压。可经由包含通孔140、包含于衬底100中的电连接件中的至少一些及电接点150的电路径而使入射于EMI屏蔽130上的电磁发射接地。在一实施例中，EMI屏蔽130的下部末端可直接地电连接到由PCB提供的接地电压，借此提供用于使不当电磁发射接地的替代性电路径。在另一实施例中，通孔的第二部分140b可直接地电性连接到由PCB提供的接地电压。[0029]图1B说明EMI屏蔽130的部分的放大图，所述部分在图1A中被标记为“A”。参看图1B，EMI屏蔽130包括第一导电层（例如，晶种层）130a、第一屏蔽层130b、第二屏蔽层130c及第二导电层例如，保护层）13〇d。[0030]晶种层130a覆盖封装本体12〇的上表面及通过封装本体12〇的侧向表面12〇a、衬底100的侧向表面103及通孔140的侧向表面而形成的共平面表面。晶种层13此是由（例如铜Cu、锡Sn、不锈钢、另一金属或金属合金或其组合形成。[0031]第一屏蔽层l3〇b覆盖晶种层l：3〇a。即，晶种层130a设置于封装本体120与第一屏蔽层130b之间以加强封装本体120与第一屏蔽层l3〇b之间的粘接。在一实施例中，第一屏蔽层i3〇b是由具有高导电率或高磁饱和的材料形成。在一个实施例中，第一屏蔽层13〇b是由（例如Cu、银Ag、另一金属或金属合金或其组合形成。导电率的一个量度是依据西门子每米Siemenspermeter，Sm。用于第一屏蔽层130b的合适导电材料的实例包含具有大于约104Sm例如至少约l〇5Sm、至少约l〇6Sm、至少约3Xl〇6Sm、至少约4X106Sm、至少约5X106Sm，或至少约6Xl〇6Sm的导电率的导电材料。材料的导电率可在室温下进行测量。[0032]第一屏蔽层130c覆盖第一屏蔽层130b。在一实施例中，第二屏蔽层i3〇c是由具有高导磁率或低磁饱和的材料形成。在一个实施例中，第二屏蔽层UOc是由（例如镍Ni、铁Fe、铁-钴合金FeCo、铁-镍合金FeNi、镍-钒合金NiV、另一磁渗透金属或金属合金例如，另一含镍或含铁材料或其组合形成。材料的导磁率的一个量度是依据其相对于自由空间的导磁率的相对导磁率。用于第二屏蔽层13〇c的合适磁渗透材料的实例包含具有大于约1例如至少约2、至少约5、至少约10、至少约50、至少约1〇〇、至少约5〇〇、至少约1〇〇〇、至少约5〇00、至少约104、至少约1〇5,或至少约1〇6的相对导磁率的材料。材料的导磁率可在室温下及在特定场强度例如0•5特斯拉Tesla或0•002特斯拉下进行测量。[0033]保护层130d覆盖第二屏蔽层130c。保护层130d用来保护第一屏蔽层i3〇b及第二屏蔽层130c免于生锈，且EMI屏蔽效应被进一步增强。在一实施例中，保护层13〇£1是由（例如）不锈钢、环氧树脂、NiV或其组合形成。[0034]在一个实施例中，第一屏蔽层130b的厚度对第二屏蔽层13〇c的厚度的比率在约0.2到约3的范围内。在另一实施例中，第一屏蔽层130b的厚度对第二屏蔽层13〇c的厚度的比率在约〇_3：3到约1的范围内。在另一实施例中，第一屏蔽层13〇b的厚度对第二屏蔽层13〇c的厚度的比率在约〇•5到约2的范围内。在另一实施例中，第一屏蔽层13〇£1的厚度对第二屏蔽层130c的厚度的比率为约〇.7。在另一实施例中，第一屏蔽层13〇a的厚度对第二屏蔽层130c的厚度的比率为约1。[0035]在一实施例中，第一屏蔽层13〇b的厚度与第二屏蔽层130c的厚度的和在约^^到约20um例如约5um到约7wn、约7um到约18wn，或约9wn到约16um的范围内。在一实施例中，桌一屏蔽层13〇b的厚度与桌一屏蔽层130c的厚度的和为约在另一实施例中，第一•屏蔽层130b的厚度与第二屏蔽层130c的厚度的和为约6wn。[0036]因为EMI屏蔽13〇包括两个屏蔽层（目卩，可由不同材料形成的第一屏蔽层13〇b及第二屏蔽层l3〇c，所以EMI屏蔽130可具有高导电率及高导磁率的特性。因此，本发明的EMI屏蔽130可提供较好EMI屏蔽性能，尤其是当半导体封装元件丨的组件11〇a、n〇b及n〇c在低频下操作时。尽管图示的EMI屏蔽130为四层，但在其它实施例中可包含更多或更少层。[0037]图1C说明屏蔽有效性与第一屏蔽层130b的厚度对第二屏蔽层noc的厚度的比率之间的关系。在此实施例中，第一屏蔽层130b是由Cu形成，且第二屏蔽层i3〇c是由Ni形成。在图1C中，X轴表示第一屏蔽层l3〇b的厚度对第二屏蔽层uoc的厚度的比率，且7轴表示屏蔽有效性（以分贝或dB为单位）。屏蔽有效性是与在屏蔽之前的磁场强度对在屏蔽之后的磁场强度的比率相关。屏蔽有效性愈高，则EMI屏蔽性能愈好。屏蔽有效性可在特定频率或频率范围下例如在1GHz下进行测量。'[0038]根据图1C所说明的模拟结果，EMI屏蔽130可基于第一屏蔽层130b的厚度对第二屏蔽层l3〇c的厚度的比率而提供EMI屏蔽有效性，且屏蔽有效性为至少约30dB以达成较好EMI屏蔽性能。如图1C所说明，当第一屏蔽层130c的厚度对第二屏蔽层130b的厚度的比率在约0•2到约3的范围内时，屏蔽有效性大于约30dB例如，在约3〇dB到约40dB的范围内）。[0039]图1D说明屏蔽有效性与第一屏蔽层130b的厚度对第二屏蔽层130c的厚度的比率之间的关系。在此实施例中，第一屏蔽层130b是由Cu形成，且第二屏蔽层^⑹是由FeNi形成。如图1D所说明，当第一屏蔽层130b的厚度对第二屏蔽层130c的厚度的比率在约〇.5到约2的范围内时，屏蔽有效性大于约30dB例如，在约3〇dB到约50dB的范围内）以达成较好EMI屏蔽性能。第一屏蔽层l3〇b的厚度与第二屏蔽层130c的厚度的和为约6wn。[0040]图2说明根据本发明的另一实施例的半导体装置封装2的横截面图。半导体装置封装2相似于如参看图1A所说明及描述的半导体装置封装1，惟如下情形除外：图2的通孔240的第一部分240a邻近于衬底100的第一表面101而设置，且通孔240的第二部分240b于衬底100的第二表面1〇2上方而设置且与衬底100的第二表面1〇2隔开某一间距。即，通孔24〇的第二部分240b未从衬底100的第二表面102暴露，且因此，通孔240的高度小于衬底1〇〇的厚度。[0041]如图2所展示的通孔240的结构减少衬底100的第二表面1〇2原本被占据用于EMI屏蔽功能的区域，且又通过缩减或最小化半导体封装元件2的占据面积区域而允许减少整体封装尺寸。[0042]图3说明根据本发明的另一实施例的半导体封装元件3的横截面图。半导体封装元件3相似于如参看图1A所说明及描述的半导体封装元件1，惟如下情形除外：图3的通孔340的第一部分340a设置于衬底100的第一表面101下方且与衬底1〇〇的第一表面101隔开某一间距，且通孔340的第二部分340b邻近于衬底100的第二表面102而设置。即，通孔340的第一部分340b未从衬底100的第一表面101暴露，因此，通孔34〇的高度小于衬底1〇〇的厚度。[0043]如图3所展示的通孔340的结构减少衬底100的第一表面1〇1原本被占据用于£[0屏蔽功能的区域，且又通过缩减或最小化半导体封装元件3的占据面积区域而允许缩减整体封装尺寸。[0044]图4说明根据本发明的另一实施例的半导体封装元件4的横截面图。半导体封装元件4相似于如参看图1A所说明及描述的半导体封装元件1，惟如下情形除外：图4的通孔440的第一部分440a设置于衬底100的第一表面1〇1下方且与衬底1〇〇的第一表面101隔开某一间距，且通孔440的第二部分440b设置于衬底100的第二表面102上方且与衬底100的第二表面102隔开某一间距。即，通孔440的第一部分440a未从衬底100的第一表面101暴露，且通孔440的第二部分440b未从衬底100的第二表面102暴露，且因此，通孔440的高度小于衬底100的厚度。[0045]如图4所展示的通孔440的结构减少衬底100的第一表面1〇1及第二表面1〇2原本将被占据用于EMI屏蔽功能的区域，且又通过缩减或最小化半导体封装元件4的占据面积区域而允许缩减整体封装尺寸。[0046]图5说明根据本发明的另一实施例的半导体封装元件5的横截面图。半导体封装元件5相似于如参看图1A所说明及描述的半导体封装元件1，惟如下情形除外：图5的衬底500进一步包括延伸到衬底500的侧向表面503的突出部分500p，且EMI屏蔽130经由包含于衬底500中的迹线500t而非如图1A所展示的通孔140而接地。[0047]参看图5,衬底500包括第一表面501、第二表面502及侧向表面503。衬底500也包括突出部分500p，且因此，衬底500的第二表面502的长度（或面积）大于衬底500的第一表面501的长度或面积）。衬底500包括多个迹线500t，其中的至少一些可彼此连接以用于电性连接设置于衬底500的第一表面501上的组件110a、110b及110c。在一实施例中，迹线500t中的至少一者连接到EMI屏蔽130及接地，以便提供用于使不当电磁发射接地的路径。在一个实施例中，迹线500t中的至少一些可为接地片段。在另一实施例中，EMI屏蔽130可经由如图1A所示的通孔140而接地。[0048]EMI屏蔽130覆盖封装本体120的上表面、封装本体120的侧向表面、衬底500的侧向表面503的至少一部分及衬底500的突出部分500p的顶部表面501p，以提供预防EMI的保护。因为衬底500具有突出部分500p，所以EMI屏蔽130形成如图5所展示的“L”形状，且衬底500的侧向表面503p的至少一部分未被EMI屏蔽130所覆盖。在一实施例中，可为接地片段的迹线500t中的至少一者邻近于衬底500的顶部表面501p而设置，其中接地片段的一部分是被封装本体120所覆盖，且接地片段的另一部分从封装本体暴露以电性连接到EMI屏蔽130。[0049]图6A、图6B、图6C及图6D说明根据本发明的实施例的形成，如图1A所示的半导体封装元件1的过程。[0050]参看图6A，提供具有多个衬底100的衬底条，其中每一衬底100具有第一表面1〇1及第二表面102。衬底100的第二表面102附接到胶带570。在一个实施例中，胶带570可为单面或双面粘接胶带。[0051]组件110a、110b及110c设置于衬底100的第一表面101上。在一实施例中，组件110b可经由一组导线112而接合到衬底100。在另一实施例中，组件ll〇b可经由一组焊料凸块未图示而覆晶接合到衬底100。组件11〇a及110c表面粘着到衬底100。[0052]数个通孔140形成于衬底100中。通孔140连接到包含于衬底100中的电连接件而提供电路径以减少EMI。[0053]在一个实施例中，通孔140可通过以下操作而形成：（i通过例如光微影、化学蚀刻、激光钻孔或机械钻孔而形成开口；及（ii使用（例如金属、金属合金、分布有金属或金属合金的基材或另一合适的导电材料以电镀开口。[0054]参看图6B，将密封材料施加到衬底100的第一表面101以实质上覆盖或密封组件110a、110b及110c、衬底100的第一表面101的部分及通孔140的部分而形成封装本体120。在一实施例中，密封材料可包含例如酚醛型树脂、环氧基树脂、聚硅氧基树脂，或另一合适材料。在一实施例中，可通过使用数种模制技术例如压缩模制、射出模制，或转注模制）中的任一者而施加密封材料。[0055]参看图6C，使用切割工具580例如刀具）将半导体封装结构条带分成多个个别半导体封装元件而执行单个化过程。切割工具580形成切割狭缝560。切割狭缝560向下且完全地延伸通过封装本体120及衬底100且部分地通过胶带570。由于可经由一次单个化操作而非多次单个化操作例如多次“半切half-cut”单个化），而于封装本体120及衬底100的不同位置进行切割，故此单个化方式可被称作“全切ful1-cut”单个化。[0056]参看图㈤，邻近于暴露表面包含封装本体120的外部表面、通孔140的侧向表面，及衬底100的侧向表面1〇3而形成EMI屏蔽130。可通过使用数种涂覆技术例如化学气相沉积（chemicalvapordeposition，CVD、物理气相沉积（physicalvapordeposition,PVD、无电极电镀、电镀、印刷、喷射、濺镀，或真空沉积）中的任一者而形成EMI屏蔽130。[0057]在一实施例中，EMI屏蔽1加为多层的，其包括如图1B所展示的晶种层130a、第一屏蔽层130b、第二屏蔽层130c及保护层130d，且因此可使用相同涂覆技术或不同涂覆技术而形成不同层。在一个实施例中，形成EMI屏蔽130的过程可包括以下操作：⑴通过PVD、CVD、无电极电镀、电镀或溉镀而形成晶种层130a;ii通过PVD、CVD、无电极电镀、电镀或喷射而形成第一屏蔽层130b及第二屏蔽层130c;及（iii通过PVD、CVD、无电极电镀、电镀或喷射而形成保护层l3〇d。在一个实施例中，第一屏蔽层130b可通过溅镀铜而形成，且第二屏蔽层130c可通过电镀镍而形成，以便增强EMI屏蔽130的导磁率。[0058]接着，通过使用（例如取置技术而将胶带570从衬底100移除，以便形成如图1A所展示的半导体封装元件1。[0059]图7A、图7B、图7C及图7D说明根据本发明的实施例的形成，如图5所示的半导体封装元件5的过程。[0060]参看图7A，提供具有多个衬底500的衬底条，其中每一衬底500具有第一表面501及第二表面502。衬底500可经图案化而包含多个迹线500t，且迹线500t可彼此电性连接。[0061]组件110a、110b及110c设置于衬底500的第一表面501上。在一实施例中，组件ll〇b可经由一组导线112而接合到衬底500。在另一实施例中，组件1l〇b可经由一组焊料凸块未图示而覆晶接合到衬底500。组件110a及110c表面粘着到衬底500。[0062]参看图7B，可通过将密封材料施加到衬底500的第一表面501以便实质上覆盖或密封组件110a、110b及110c及衬底500的第一表面501的部分而形成封装本体120。在一个实施例中，密封材料可包含例如酚醛型树脂、环氧基树脂、聚硅氧基树脂，或另一合适材料。在一个实施例中，可通过使用数种模制技术例如压缩模制、射出模制，或转注模制）中的任一者而施加密封材料。[0063]参看图7C，通过使用形成多个切割狭缝760的切割工具580例如刀具而执行半切过程。切割狭缝760向下且完全地延伸通过封装本体120且部分地通过衬底500。换句话说，衬底500在半切过程中未被完全地切穿，且存有衬底500的突出部分500p。[00M]参看图7D，邻近于暴露表面包含封装本体120的外部表面、衬底500的侧向表面5〇3,及衬底500的突出部分500p的顶部表面5〇lp而形成EMI屏蔽130。可通过使用数种涂覆技术例如CVD、PVD、无电极电镀、电镀、印刷、喷射、溅镀，或真空沉积）中的任一者而形成EMI屏蔽130。[0065]在一个实施例中，EMI屏蔽13〇为多层的，其包括如图1B所示的晶种层130a、第一屏蔽层l3〇b、第二屏蔽层130c及保护层130d，且因此可使用相同涂覆技术或不同涂覆技术而形成不同层。在另一实施例中，形成EMI屏蔽130的过程可包括以下操作：（i通过使用PVD、CVD、无电极电镀、电镀或溅镀而形成晶种层13〇a;ii通过使用PVD、CVD、无电极电镀、电镀或喷射而形成第一屏蔽层l3〇b及第二屏蔽层130c;及（iii通过PVD、CVD、无电极电镀、电镀或喷射而形成保护层130d。在一个实施例中，第一屏蔽层130b可通过派锻铜而形成，且第二屏蔽层130c可通过电极电镀镍而形成，以便增强EMI屏蔽130的导磁率。[0066]接着，沿着虚线A-A’切穿衬底500而执行单个化过程，以便形成如图5所示的半导体封装元件5。单个化过程可通过例如刀具切割过程或激光切割过程而执行。[0067]如本文中所使用，术语“实质上”、“实质”、“大约”及“约”用以描述及考虑小变化。当结合事件或详情而使用时，所述术语可指所述事件或详情精确地发生的实例以及所述事件或详情以相当准确的近似值发生的实例。举例来说，所述术语可指小于或等于±10%，例如小于或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于±1%、小于或等于±0.5%、小于或等于±0.1%，或小于或等于±0.05%。[0068]另外，有时在本文中以范围格式来呈现量、比率及其它数值。应理解，此范围格式是出于便利及简洁起见而使用，且应被灵活地理解为不仅包含被明确地指定为一范围的极限的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，就如同每一数值及子范围被明确地指定一样。[0069]虽然本发明已参考其特定实施例予以描述及说明，但这些描述及说明并不限制本发明。所述领域的技术人员应理解，在不脱离如由随附权利要求书界定的本发明的真实精神及范围的情况下，可进行各种改变且可取代等效者。图示可能未必按比例绘制。归因于制造过程及容限，在本发明中的艺术再现与实际设备之间可存在区别。可存在未被特定地说明的本发明的其它实施例。应将本说明书及图式视为说明性的而非限制性的。可进行修改以使特定情形、材料、物质组成、方法或过程适应于本发明的目标、精神及范围。所有这些修改意欲在此处随附的权利要求书的范围内。虽然已参考按特定次序而执行的特定操作来描述本文中所揭示的方法，但应理解，在不脱离本发明的教示的情况下，可组合、细分，或重新排序这些操作以形成等效方法。因此，除非本文中有特定指示，否则操作的次序及分组并非对本发明的限制。

权利要求：1.一种半导体封装元件，其包括：衬底，其具有第一表面、与所述第一表面相对的第二表面，及延伸于所述第一表面与所述第二表面之间的侧向表面；封装本体，其设置于所述衬底的所述第一表面上；第一屏蔽层，其覆盖所述第一导电层，所述第一屏蔽层具有第一厚度且包括高导电率材料;及第二屏蔽层，其覆盖所述第一屏蔽层，所述第二屏蔽层具有第二厚度且包括高导磁率材料，所述第一厚度对所述第二厚度的比率在0.2到3的范围内。2.根据权利要求1所述的半导体封装元件，其中所述衬底包括电性连接到所述第一屏蔽层的接地片段。3.根据权利要求1所述的半导体封装元件，其中所述接地片段的与衬底的第一表面隔开某一间距。4.根据权利要求3所述的半导体封装元件，其中所述接地片段的与衬底的第二表面隔开某一间距。5.根据权利要求1所述的半导体封装元件，其中所述接地片段的与衬底的第二表面隔开某一间距。6.根据权利要求1所述的半导体封装元件，更包括第一导电层，其设置于第一屏蔽层與封装本体之間，且覆盖所述封装本体及所述衬底的至少一部分。7.根据权利要求6所述的半导体封装元件，更包括第二导电层，其覆盖所述第二屏蔽层。8.—种半导体封装元件，其包括：衬底，其具有第一表面、与所述第一表面相对的第二表面，及延伸于所述第一表面与所述第二表面之间的侧向表面；封装本体，其设置于所述衬底的所述第一表面上；第一屏蔽层，其覆盖所述第一导电层，所述第一屏蔽层具有第一厚度且包括导电材料；及第二屏蔽层，其覆盖所述第一屏蔽层，所述第二屏蔽层具有第二厚度且包括磁渗透材料，其中所述第一厚度与所述第二厚度的和在5wn到20um的范围内。9.根据权利要求8所述的半导体封装元件，更包括至少一个组件，其设置于所述衬底的所述第一表面上。10.根据权利要求8所述的半导体封装元件，其中所述衬底包括电性连接到所述第一屏蔽层的接地片段。11.根据权利要求8所述的半导体封装元件，其中所述接地片段的与衬底的第一表面隔开某一间距。12.根据权利要求11所述的半导体封装元件，其中所述接地片段的与衬底的第二表面隔开某一间距。13.根据权利要求8所述的半导体封装元件，其中所述接地片段的与衬底的第二表面隔开某一间距。14.根据权利要求9所述的半导体封装元件，更包括第一导电层，其设置于第一屏蔽层與封装本体之間，且覆盖所述封装本体及所述衬底的至少一部分。15.根据权利要求14所述的半导体封装元件，更包括第二导电层，其覆盖所述第二屏蔽层。

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