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【发明授权】具有鳍和栅极结构的集成电路及其制造方法_台湾积体电路制造股份有限公司_201810569858.8 

申请/专利权人:台湾积体电路制造股份有限公司

申请日:2018-06-05

公开(公告)日:2021-02-19

公开(公告)号:CN109427784B

主分类号:H01L27/092(20060101)

分类号:H01L27/092(20060101);H01L21/8238(20060101)

优先权:["20170828 US 62/551,044","20180108 US 15/864,525"]

专利状态码:有效-授权

法律状态:2021.02.19#授权;2019.03.29#实质审查的生效;2019.03.05#公开

摘要:本发明的实施例提供了半导体结构及其制造方法。该半导体结构包括形成在衬底上的器件鳍;形成在衬底上并且设置在器件鳍之中的填充鳍;以及形成在器件鳍和填充鳍上的栅极堆叠件。填充鳍包括第一介电材料层和沉积在第一介电材料层上的第二介电材料层。第一和第二介电材料层的组成彼此不同。

主权项:1.一种半导体结构,包括:器件鳍,形成在衬底上;填充鳍,形成在所述衬底上并且设置在所述器件鳍之中,所述填充鳍包括第一介电材料层和沉积在所述第一介电材料层上的第二介电材料层,其中,所述第一介电材料层和所述第二介电材料层的组成彼此不同;以及栅极堆叠件,形成在所述器件鳍和所述填充鳍上,其中,所述填充鳍包括具有第一宽度的第一填充鳍和具有大于所述第一宽度的第二宽度的第二填充鳍;所述第一填充鳍包括所述第一介电材料层并且没有所述第二介电材料层;以及所述第二填充鳍包括所述第一介电材料层和所述第二介电材料层。

全文数据:具有鳍和栅极结构的集成电路及其制造方法技术领域本发明的实施例总体涉及半导体领域,更具体地,涉及集成电路及其制造方法。背景技术半导体集成电路IC工业已经经历了快速增长。IC材料和设计中的技术进步已经产生了多代IC,其中,每一代都比上一代具有更小和更复杂的电路。在IC演化过程中,功能密度即,每芯片面积的互连器件的数量已经普遍增大,而几何尺寸即,可以使用制造工艺产生的最小组件或线已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小已经增加了处理和制造IC的复杂性,并且为了实现这些进步,需要IC制造中的类似发展。例如,已经引入诸如鳍式场效应晶体管FinFET的三维晶体管来代替平面晶体管。FinFET可认为是延伸至栅极的典型平面器件。典型的FinFET制造为具有从衬底延伸的薄“鳍”或鳍结构。在该垂直鳍中形成FET的沟道,并且在鳍的沟道区域上方例如,环绕提供由栅极。栅极环绕鳍增加了沟道区域和栅极之间的接触面积并且允许栅极从多个侧面控制沟道。这可以利用多种方式,并且在一些应用中,FinFET提供了减小的短沟道效应、减小的泄漏和更高的电流。换句话说,FinFET可以比平面器件更快、更小并且更有效。然而,由于FinFET和其它非平面器件固有的复杂性,并且进一步由于先进技术模式中的高图案密度,用于制造平面晶体管的许多技术不太适合于制造非平面器件。仅作为一个实例,用于在半导体衬底上形成栅极堆叠件的传统技术可能会产生不期望的塌陷或粘连问题。在先进的技术节点中,晶体管栅极的高度需要非常高。例如,当栅极长度小于20nm时,栅极高宽比定义为栅极高度比栅极宽度可以大于15。高栅极高宽比可能导致邻近的栅极塌陷或粘连在一起,尤其在各个工艺期间,诸如湿蚀刻和清洗。在各个实例中,其它问题包括源极漏极外延生长期间对浅沟槽隔离STI的底切或形成至源极和漏极的接触件期间对STI的过蚀刻。因此,虽然现有的制造技术对于平面器件通常已经足够,但是为了继续满足不断增加的设计要求,需要进一步的改进。发明内容根据本发明的一个方面,提供了一种半导体结构,包括:器件鳍,形成在衬底上;填充鳍,形成在所述衬底上并且设置在所述器件鳍之中,所述填充鳍包括第一介电材料层和沉积在所述第一介电材料层上的第二介电材料层,其中,所述第一介电材料层和所述第二介电材料层的组成彼此不同;以及栅极堆叠件,形成在所述器件鳍和所述填充鳍上。根据本发明的另一个方面,提供了一种用于制造集成电路的方法,包括:在衬底上形成器件鳍结构,其中,所述器件鳍结构包括多个器件鳍并且限定在所述器件鳍之中的沟槽;用第一介电材料层和第二介电材料层填充所述沟槽,产生具有多个填充鳍的填充鳍结构;以及在所述器件鳍和所述填充鳍上形成栅极堆叠件。根据本发明的又一个方面,提供了一种半导体结构,包括:多个器件鳍,形成在衬底上;多个填充鳍,形成在所述器件鳍之中的沟槽中,其中,所述填充鳍包括具有第一宽度的第一填充鳍和具有大于所述第一宽度的第二宽度的第二填充鳍,其中,所述第一填充鳍包括第一介电材料层,其中,所述第二填充鳍包括所述第一介电材料层和第二介电材料层;以及栅极堆叠件,形成在所述器件鳍和所述填充鳍上,其中,所述第一介电材料层包括金属氧化物和金属氮化物的至少一种,其中,所述第二介电材料层包括包含硅和碳的介电层。附图说明当结合附图进行阅读时,从以下详细描述可最佳理解本发明的各个方面。应该指出,根据工业中的标准实践,各个部件未按比例绘制。实际上,为了清楚的讨论,各个部件的尺寸可以任意地增大或减小。图1A是根据一些实施例构建的半导体结构的立体图。图1B是根据一些实施例构建的沿着虚线AA’的图1A的半导体结构的截面图。图1C是根据一些实施例构建的沿着虚线BB’的图1A的半导体结构的截面图。图2是根据一些实施例的集成电路制造方法的流程图。图3是根据一些实施例构建的半导体结构的立体图。图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图15A和图16A是根据一些实施例构建的处于各个制造阶段的半导体结构的立体图。图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图15B和图16B是根据一些实施例构建的处于各个制造阶段的半导体结构的顶视图。图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C、图15C和图16C是根据一些实施例构建的处于各个制造阶段的半导体结构的截面图。图14是根据一些实施例的集成电路制造方法的流程图。具体实施方式以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然,这些仅仅是实例,而不旨在限制本发明。例如,以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例,并且也可以包括在第一部件和第二部件之间可以形成额外的部件,从而使得第一部件和第二部件可以不直接接触的实施例。此外,本发明可在各个实施例中重复参考标号和或字符。该重复是为了简单和清楚的目的,并且其本身不指示所讨论的各个实施例和或配置之间的关系。而且,为便于描述,在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语,以描述如图所示的一个元件或部件与另一个或另一些原件或部件的关系。除了图中所示的方位外,空间相对术语旨在包括器件在使用或操作中的不同方位。例如,如果图中的器件倒转,被描述为在其他元件或部件“下方”或“之下”的元件随后将置于其他元件或部件“之上”。因此,示例性的术语“在…之下”可包括之上和之下两个方向。装置可以以其它方式定向旋转90度或在其它方位上,而本文使用的空间相对描述符可以同样地作出相应的解释。本发明针对但不限于鳍式场效应晶体管FinFET器件。FinFET器件例如可以是包括P型金属氧化物半导体PMOSFinFET器件和N型金属氧化物半导体NMOSFinFET器件的互补金属氧化物半导体CMOS器件。以下公开内容将继续以FinFET为例来说明本发明的各个实施例。然而,应该理解,除非另有具体说明,否则本申请不应限制为一种特定类型的器件。图1A是根据本发明的各个方面的工件100的部分的立体图。图1B和图1C分别是根据本发明的各个方面构建的工件100沿着虚线AA’和BB’的截面图。为了清楚和更好地说明本发明的概念,已经简化了图1A至图1C。可以在工件100中增加额外的部件,并且对于工件100的其它实施例,可以替换或消除下面描述的一些部件。工件100包括衬底102。衬底102包括块状硅衬底。可选地,衬底102可以包括元素半导体,诸如晶体结构的硅或锗;化合物半导体,诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和或锑化铟;或它们的组合。可能的衬底102也包括绝缘体上硅SOI衬底。使用注氧隔离SIMOX、晶圆接合、和或其它合适的方法来制造SOI衬底。衬底102也包括各个隔离部件,诸如由STI部件116限定的浅沟槽隔离STI部件112和有源区域106。在一些实施例中,有源区域在隔离部件112之上延伸为具有非平面结构,诸如鳍结构106。鳍结构具有由STI部件分隔开的一个或多个凸起的有源区域或鳍有源区域。那些鳍有源区域也称为器件鳍106,以与之后介绍的填充鳍区分。鳍结构106也称为有源鳍结构。虽然示出的实施例包括鳍结构,但是进一步的实施例包括形成在衬底102上的其它凸起的有源和无源器件。工件100包括FET,诸如n沟道场效应晶体管nFET和p沟道场效应晶体管pFET。在有源区域限定在鳍结构中的一些实例中,工件100包括FinFET,诸如示例性n沟道FinFET和p沟道FinFET在本实施例中,工件100包括设计为用于各种功能的各个FET152,诸如对应的核心器件、存储器件和输入输出IO器件。将通过详细描述来描述那些器件和形成。一个FET由虚线环表示以包括FET的各个部件。进而,FET152的每个均包括一对相对的源极漏极部件或源极漏极区域136其可以包括各种掺杂半导体材料、栅极堆叠件146和设置在源极漏极部件和下面的栅极堆叠件之间的沟道区域154作为有源区域的部分。通过沟道区域154的载流子用于n沟道器件的电子和用于p沟道器件的空穴的流动由施加至邻近于沟道区域并且当有源区域限定在鳍结构中时,包裹沟道区域的栅极堆叠件146的电压控制。在一些实施例中,有源区域限定在鳍结构106中,沟道区域154凸出在STI部件112上方。与可比较的平面器件相比,凸起的沟道区域154提供了更大的靠近栅极堆叠件146的表面积。这增强了栅极堆叠件146与沟道区域154之间的电磁场相互作用,这可以减小与较小器件相关的阈值电压、泄漏和短沟道效应。因此,在许多实施例中,FinFET和其它非平面器件与它们的平面对比物相比以更小的占位面积实现更好的性能。在本实例中,器件鳍106具有在Y方向定向的细长形状,并且栅极堆叠件146具有在X方向定向的细长形状。X和Y方向彼此正交。工件100进一步包括填充鳍118或统称填充鳍结构。填充鳍118突出在隔离区域112之上,但是为填充在器件鳍106之间的介电部件。填充鳍118具有各个尺寸和取向。例如,填充鳍118包括以不同宽度在Y方向上定向的填充鳍118A、118B和118C。这些填充鳍调整整体鳍图案密度、增强器件鳍的机械强度并且提高制造能力。填充鳍118也包括在X方向定向并且用作栅极切割部件的填充鳍118D,以通过这种双重图案化技术来改进栅极图案化的质量。填充鳍118包括双介电材料层120和122。在本实施例中,通过原子层沉积ALD来沉积第一填充介电材料层120,并且通过旋涂或可流动化学汽相沉积FCVD来沉积第二填充介电材料层122。第一和第二介电材料具有不同的组成。例如,第一填充介电材料层120是诸如氧化铪HfO2或氧化锆ZrO2的高k介电材料,而第二填充介电材料层122包括诸如碳氧化硅、碳氮氧化硅或碳氮化硅的含碳介电材料。对于那些具有较小宽度的填充鳍诸如填充鳍118A和118B,仅存在第一介电材料层120。对于那些具有较大宽度的填充鳍诸如填充鳍118C和118D,存在第一填充介电材料层120和第二填充介电材料层122。通过使用双介电材料层来形成填充鳍118,提高了处理能力。具体地,在第一填充介电材料层120之后,减小沟槽的高宽比以容易填充第二介电材料层122,因此,工艺窗口增大,这将在之后进一步解释。工件100可以包括其它部件和结构,诸如至源极漏极部件136和金属栅极切割部件148的接触部件150。通过以下描述进一步描述这些部件及其形成方法。在一些实施例中,本发明的结构和方法可以提供未掺杂的并且具有更高载流子迁移率和进一步提高的器件性能例如增加的器件速度的沟道区域154。在一些其它实施例中,沟道区域154可以可选地掺杂有适当类型的掺杂剂。现在将参照图2至图16C描述形成具有FET器件的工件100的示例性方法。图2是根据本发明的各个方面的用于在工件100上制造FET器件的方法200的流程图。以下附图是指穿过工件100的栅极堆叠件146例如,沿着图1A的虚线AA’或穿过工件100的源极漏极区域136例如沿着图1A的虚线BB’截取的工件100的立体图、顶视图和或截面图。根据本发明的各个方面共同描述方法200和工件100的结构。应该理解,可以在方法200之前、期间和之后提供额外的步骤,并且对于方法的其它实施例可以替换或消除所描述的一些步骤。在以下描述中,有源区域也统称为鳍结构106。然而,有源区域不限于鳍结构中的鳍有源区域。首先参照图2的块202并且参照图3,接收工件100,工件100包括诸如硅衬底的衬底102。衬底102可以可选地或额外地包括元素单元素半导体,诸如晶体结构的硅或锗;化合物半导体,诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和或锑化铟;非半导体材料,诸如钠钙玻璃、熔融二氧化硅、熔融石英和或氟化钙CaF2;和或它们的组合。衬底102可以是均匀的组成或可以包括各个层。这些层可以具有类似或不同的组成,并且在各个实施例中,一些衬底层具有不均匀的组成以引起器件应变并且由此调整器件性能。多层衬底的实例包括绝缘体上硅SOI衬底102。在一些这种实例中,衬底102可以包括诸如氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料的嵌入式绝缘层接收的工件100可以具有形成在其上的一个或多个层。例如,衬底102包括在诸如硅晶圆的块状硅上外延生长的一个或多个半导体层。例如,衬底102包括形成在块状硅上的第一半导体层和形成在第一半导体层上的第二半导体层。第一半导体层包括第一半导体材料诸如SiGe,并且第二半导体层包括与第一半导体材料不同的第二半导体材料诸如Si。通过诸如选择性外延生长SEG的合适的技术外延生长第一和第二半导体层。在一些实施例中,用于外延生长的合适沉积工艺包括ALD、化学汽相沉积CVD、高密度等离子体CVDHDP-CVD、物理汽相沉积PVD和或其它合适的沉积工艺。可以使用任何这些技术来生长具有包括渐变组成的任何组成的半导体层。可以通过诸如离子注入的适当方法将各个掺杂工艺应用于衬底102。在本实施例中,将抗穿通APT工艺应用于衬底102以通过离子注入将适当的掺杂剂引入至衬底的相应的区域。APT工艺可以包括形成具有限定用于nFET的区域的开口的硬掩模;对nFET区域实施离子注入;以及去除硬掩模,以及类似的步骤用于pFET。为了加速制造并且避免损坏半导体层,可以在衬底102上形成一个或多个硬掩模层104。例如,硬掩模层104包括电介质,诸如半导体氧化物、半导体氮化物、半导体氮氧化物或半导体碳化物。在一些实例中,硬掩模层104包括堆叠在一起的两个或多个膜,诸如堆叠件中的氧化硅膜和氮化硅膜。可以通过热生长、ALD、CVD、HDP-CVD、PVD和或其它合适的沉积工艺形成硬掩模层104。硬掩模可以包括其它合适的材料,诸如氧化硅层和氧化硅层上的多晶硅层。参照图2的操作204并且参照图4A至图4C,方法200图案化衬底102以形成从衬底102延伸的一个或多个器件鳍106。图4A是工件100的示意图;图4B是工件100的顶视图;并且图4C是沿着虚线AA’的工件100的截面图。在一些实施例中,操作204包括光刻工艺和蚀刻。在进一步的实施例中,操作204包括通过光刻工艺和蚀刻形成图案化的光刻胶或抗蚀剂层,以使用图案化的光刻胶层作为蚀刻掩模来形成沟槽和鳍结构。在本实施例中,图案化的光刻胶层中的开口首先通过第一蚀刻转印至硬掩模104,并且之后通过第二蚀刻转印至衬底102。下面进一步提供操作204的更多细节。可以在硬掩模层104上形成用于限定鳍结构106的光刻胶。示例性光刻胶层包括感光材料,在层暴露于光时,该感光材料引起层的性能变化。这种性能变化可以通过提及的显影工艺用于选择性地去除光刻胶层的曝光部分或未曝光部分。形成图案化光刻胶层的这种过程也称为光刻图案化或光刻工艺。在一个实施例中,图案化光刻胶层以通过光刻工艺使光刻胶材料中置于工件100上方的部分保留。在图案化光刻胶之后,对工件100实施蚀刻工艺以打开硬掩模层104,从而将图案从光刻胶层转印至硬掩模层104。可以图案化硬掩模层104之后去除剩余的光刻胶层。示例性光刻工艺包括旋涂光刻胶层、光刻胶层的软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶层、冲洗和干燥例如硬烘。可选地,可以通过其它方法诸如无掩模光刻、电子束写入和离子束写入来实施、补充或替换光刻工艺。图案化硬掩模层的蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。应用于硬掩模104的第一蚀刻工艺可以包括多个蚀刻步骤。例如,可以通过稀释的氢氟酸溶液蚀刻硬掩模层中的氧化硅膜,并且可以通过磷酸溶液蚀刻硬掩模层中的氮化硅膜。应用于衬底102的第二蚀刻工艺可以包括任何合适的蚀刻技术,诸如干蚀刻、湿蚀刻、其它蚀刻方法例如,反应离子蚀刻RIE或它们的组合。在一些实例中,第二蚀刻工艺可以包括利用不同蚀刻化学物质的多个蚀刻步骤,每个蚀刻步骤针对工件100的特定材料。在一些实例中,可以通过使用氟基蚀刻剂的干蚀刻工艺蚀刻衬底的半导体材料。在一些实施例中,蚀刻包括利用不同蚀刻化学物质的多个蚀刻步骤,每个蚀刻化学物质针对衬底102的特定材料,并且每个蚀刻化学物质均选择为抵抗蚀刻resistetching硬掩模104。例如,干蚀刻工艺可实施含氧气体、含氟气体例如,CF4、SF6、CH2F2、CHF3和或C2F6、含氯气体例如,Cl2、CHCl3、CCl4和或BCl3、含溴气体例如,HBr、He和或CHBr3、含碘气体、其它合适的气体和或等离子体和或它们的组合。例如,湿蚀刻工艺可以包括在以下蚀刻剂中的蚀刻:稀释的氢氟酸DHF;氢氧化钾KOH溶液;氨水;包含氢氟酸HF、硝酸HNO3和或醋酸CH3COOH的溶液;或其它合适的湿蚀刻剂。半导体层的剩余部分变成器件鳍106,器件鳍106限定器件鳍106之间的沟槽108,诸如示出的实施例中的沟槽108A至108D。蚀刻工艺设计为产生从衬底102延伸的任何合适的高度和宽度的鳍结构106。具体地,如图4A示出的,控制应用于衬底102的蚀刻工艺,从而部分地蚀刻衬底102。这可以通过控制蚀刻时间或通过控制其它蚀刻参数来实现。通过蚀刻工艺,形成从衬底102延伸的鳍结构。鳍结构106包括在Y方向定向的多个细长鳍式有源区域简单的鳍。除了限定鳍结构106之外,蚀刻工艺也限定了鳍结构106的有源区域之间的一个或多个隔离沟槽108。鳍结构106的鳍有源区域也称为器件鳍,以与之后引入的填充鳍区分。如以上描述示出的,器件鳍106包括与衬底102相同或不同的一种或多种半导体材料。例如,器件鳍106包括硅、锗、硅锗或其它合适的半导体材料。在一些其它实例中,器件鳍106包括具有梯度浓度的硅锗,诸如朝向器件鳍的顶面增加的锗浓度。参照图2以及图5A至图5C,方法200进入操作206以在衬底102上形成第一介电层112。图5A是工件100的示意图;图5B是工件100的顶视图;并且图5C是沿着虚线AA’的工件100的截面图。在本实施例中,介电层112以共形轮廓沉积在衬底102上,覆盖鳍结构106。介电层112可以包括单个介电材料层或多个介电材料层。用于介电层112的合适的介电材料包括氧化硅、氮化硅、碳化硅、氟硅酸盐玻璃FSG、低K介电材料、其它合适的介电材料或它们的组合。可以通过包括热生长、CVD、HDP-CVD、PVD、ALD和或旋涂技术的任何合适技术来沉积介电材料。在示出的实施例中,ALD工艺用作共形沉积技术。介电层112至少部分地构成隔离部件,诸如浅沟槽隔离部件STI。隔离部件可以包括多个层,诸如图5A中示出的作为多个层的一个的介电层112。如以下将在之后的阶段示出的,将在这些沟槽的一些中形成填充鳍。相反地,具有相对窄间隔例如,2nm的器件鳍106之间的一些沟槽诸如沟槽108A可以由介电层112填充,因此没有在该沟槽中形成填充鳍。一些沟槽诸如沟槽108B可以具有与器件鳍106的宽度基本相同的减小的宽度。具有相对宽间隔的器件鳍106之间的一些沟槽诸如沟槽108C或108D仍可以具有较大间隙。参照图2以及图6A至图6C,方法200进入操作208以通过光刻图案化和蚀刻形成至器件鳍106的切口或切割沟槽114。图6A是工件100的示意图;图6B是工件100的顶视图;并且图6C是工件100沿着虚线AA’的截面图。切割沟槽114是穿过器件鳍106切割的沟槽,限定器件鳍106的端部。切割沟槽114沿着X方向穿过多个器件鳍106延伸。操作208中的光刻图案化和蚀刻与操作204中实施的那些类似。具体地,通过光刻图案化工艺形成图案化的光刻胶层116,并且将蚀刻工艺应用于器件鳍106和介电层112以形成切割沟槽114。切割沟槽114的宽度Wc远远大于器件鳍106的宽度Wf。在一些实施例中,比率WcWf大于2,诸如在从3至4的范围。在切割沟槽114的形成之后,通过湿剥离或等离子体灰化去除光刻胶层116。参照图2以及图7A至图7C,方法200进入操作210以填充器件鳍的沟槽,从而在衬底102上形成填充鳍118诸如填充鳍118A至118C。图7A是工件100的示意图;图7B是工件100的顶视图;并且图7C是沿着虚线AA’的工件100的截面图。填充鳍118是在衬底102上垂直延伸的介电部件。填充鳍118不用作有源区域,而是用于其它目的,诸如调整图案化密度以更好的制造,因此与提及的器件鳍不同。在沟槽108中沉积填充鳍118,诸如沟槽108B中的填充鳍118A;沟槽108C中的填充鳍118B;以及沟槽108D中的填充鳍118C。填充鳍118包括多个介电材料层。在本实施例中,填充鳍118包括第一填充介电层120和第二填充介电层122。在进一步的实施例中,通过ALD沉积第一填充介电层120,并且通过可流动CVDFCVD或可选地通过旋涂来沉积第二填充介电层122。如上所述,沟槽108具有变化的宽度。一些沟槽诸如沟槽108B和108C具有更小的尺寸例如,小于40nm并且由第一填充介电层120完全填充。一些沟槽诸如沟槽108D具有更大的尺寸例如,大于40nm并且由第一填充介电层120和第二填充介电层122完全填充。对于具有更大尺寸的沟槽,第一填充介电层与沟槽共形。因此,具有较大尺寸的沟槽具有双填充介电层,而具有较小尺寸的沟槽具有单个填充介电层。在一些实例中,第一填充介电层120具有范围在1nm和20nm之间的厚度。在一些实例中,第一填充介电层120具有范围在1nm和3nm之间的厚度。填充介电层可以选自与介电材料层112的材料不同的合适的介电材料,以在之后的蚀刻阶段实现蚀刻选择性。第一和第二介电材料具有不同的组成。例如,第一填充介电材料层120是诸如氧化铪HfO2或氧化锆ZrO2的高k介电材料,而第二填充介电材料层122包括诸如碳氧化硅、碳氮氧化硅或碳氮化硅的含碳介电材料。在其它实施例中,第一填充介电层120可以包括其它合适的介电材料,诸如金属氧化物诸如氧化铝Al2O3或金属氮化物诸如氮化铝AlN或它们的组合。第二填充介电层122可以包括其它介电材料,诸如氧化硅、氮氧化硅、碳氮化硅和或其它合适的介电材料。在一个实例中,第一填充介电层120包括通过ALD沉积的氧化铪,并且第二填充介电层122包括通过FCVD或旋涂沉积而沉积的碳氧化硅。在一些实例中,较小宽度的填充鳍诸如具有宽度Wd的118A具有与器件鳍106的宽度Wf基本相同的宽度。如上所述,填充鳍118具有不同的尺寸。例如,填充鳍118B和118C的尺寸大于填充鳍118A的尺寸。在操作210中,切割沟槽114也由填充介电层120和122填充,从而在切割沟槽114中形成另一填充鳍118D也称为鳍切割部件。填充鳍118D在X方向上延伸并定向,X方向与其它填充鳍诸如118A、118B和188C以及器件鳍的方向正交。具体地,因为鳍切割部件118D在操作208中由单独的图案化工艺限定并且设计为用于不同标准诸如邻近的鳍端部之间足够的间隔,因此鳍切割部件118D具有与其它填充鳍118A至118C的宽度不同的宽度。参照图2以及图8A至图8C,方法200进入操作212以对填充鳍118实施诸如化学机械抛光CMP工艺的抛光以平坦化介电层120和122的顶面并且去除介电层120和122沉积在器件鳍106上过量部分。图8A是工件100的示意图;图8B是工件100的顶视图;并且图8C是工件100的沿着虚线AA’的截面图。在一些实施例中,硬掩模102可以用作CMP停止层。在一些实施例中,可以通过CMP工艺或额外的蚀刻工艺去除硬掩模102。当仅应用一种沉积技术诸如FCVD或旋涂来填充沟槽以形成填充鳍时,填充鳍的底部部分质量较差,特别是具有较小尺寸或较大高宽比的填充鳍,这将工艺窗口限制在较小的宽高比范围。在公开的方法中,通过ALD实现第一填充介电层120并且通过FCVD实现第二介电层122以填充沟槽并且形成填充鳍。如上所述,沟槽108B、108C和108D全部通过所公开的方法完全填充。通过实施双层填充鳍和对应的方法填充器件鳍之中的沟槽,实现了填充具有减小至较小范围的相对高宽比的所有沟槽,因此增大了工艺窗口,提高了电路性能和制造能力。在此,沟槽的高宽比定义为沟槽的深度D比宽度W,如公式为AS=DW。以下描述将采取以上三个填充鳍118A、118B和118C对应于沟槽108B、108C和108D为例。在本实例中,沟槽108B和108C由第一填充介电层120完全填充,而沟槽118D由双填充介电层120和122共同填充。在本实施例中,如图8C所示,第一填充介电层120具有范围在12nm和25nm之间的厚度T1;并且沟槽118D中的第二填充介电层122具有范围在16nm和360nm之间的厚度T2。此外,沟槽118D中的双填充介电层的厚度比T2T1大于1.1。在一些实例中,厚度比T2T1在1.2和15之间的范围。如果仅使用第二介电层122通过FCVD或旋涂来填充这些沟槽并且形成对应的填充鳍,则该方法能够完全填充沟槽118B或高宽比小于沟槽118B的高宽比的其它沟槽。通过使用双填充介电层来形成填充鳍,在第一填充介电层120的沉积之后,由双填充介电层共同填充的沟槽108具有减小至较小范围的高宽比。因此,当第二填充介电层122填充至诸如108D的那些沟槽时,对应的沟槽的高宽比减小至更小,因此第二填充介电层122容易以高质量填充。在用于说明的一个实例中,用于第二填充介电层122的沟槽的高宽比从约15减小至约9.3。因此,当实施公开的双层填充鳍和对应的方法时,大大放宽高宽比要求;放大工艺窗口;并且提高制造能力。参照图2以及图9A至图9C,方法200进入操作214,选择性地使介电层112凹进。图9A是工件100的示意图;图9B是工件100的顶视图;并且图9C是工件100沿着虚线AA’的截面图。在使介电层112凹进之后,鳍结构106和填充鳍118突出在凹进的介电层112之上,其中,沟槽124限定在器件鳍106和填充鳍118之间。器件鳍106通过用作隔离部件的凹进的介电层112彼此电隔离。可以使用任何合适的蚀刻技术使介电层112凹进,任何合适的蚀刻技术包括干蚀刻、湿蚀刻、RIE和或其它蚀刻方法。在示例性实施例中,使用诸如含氟或含氯气体的适当的蚀刻气体的各向异性干蚀刻选择性地去除介电层112而没有蚀刻鳍结构106。器件鳍106的高度由蚀刻工艺用于使介电层112凹进的蚀刻深度决定。参照图2以及图10A至图10C,方法200可以进入操作216,在器件鳍106和填充鳍118上形成介电层126。图10A是工件100的示意图;图10B是工件100的顶视图;并且图10C是沿着虚线AA’的工件100的截面图。介电材料层216可以形成在IO器件区域内的鳍结构106上并且用作IOFinFET的栅极介电层,或作为IOFinFET的栅极介电层的一部分,使得IOFinFET具有更厚的栅极介电层,以在IO器件上的电源浪涌更加严重的情况下提供稳定的性能。在一些实施例中,介电层216包括通过诸如ALD、CVD、热氧化、臭氧氧化等的合适方法沉积的氧化硅。介电层126的形成可以进一步包括随后的退火工艺以改进材料质量,诸如增加材料密度和减少缺陷。在本实施例中,介电材料层沉积在核心器件区域和IO器件区域中的鳍结构上,并且随后在去除伪栅极之后从核心器件区域去除。此外,介电层126是与器件鳍106和填充鳍118的轮廓共形的共形层。在工件100的顶视图中,介电层126覆盖器件鳍106和填充鳍118。为了说明目的,那些器件鳍106和填充鳍118分别在图10B中用虚线和实线画出。参照图2以及图11A至图11C,方法200进入操作218,形成栅极堆叠件130诸如示例性栅极堆叠件130A至130E。图11A是工件100的示意图;图11B是工件100的顶视图;并且图11C是沿着虚线AA’的工件100的截面图。在本实施例中,栅极堆叠件130在之后的制造阶段将由金属栅极堆叠件替换,因此也称为伪栅极堆叠件。伪栅极堆叠件130形成在器件鳍106的沟道区域上方。在一些实例中,伪栅极堆叠件130的形成包括沉积包含多晶硅或其它合适材料的伪栅极层并且图案化该层。栅极硬掩模层132可以形成在伪栅极材料层上并且在图案化伪栅极层期间用作蚀刻掩模。栅极硬掩模层132可以包括任何合适的材料,诸如氧化硅、氮化硅、碳化硅、氮氧化硅、其它合适的材料和或它们的组合。在一个实施例中,栅极硬掩模132包括双掩模材料膜132A和132B,诸如氧化硅和氮化硅。在一些实施例中,形成伪栅极堆叠件的图案化工艺包括通过光刻工艺形成图案化的光刻胶层;使用图案化的光刻胶层作为蚀刻掩模来蚀刻硬掩模层;以及使用图案化的硬掩模层作为蚀刻掩模来蚀刻伪栅极层以形成伪栅极堆叠件。在一些实施例中,如图12A至图12C示出的,在伪栅极堆叠件130的侧壁上形成一个或多个栅极侧壁部件栅极间隔件134。栅极侧壁部件134可以用于偏移随后形成的源极漏极部件,并且可以用于设计或修改源极漏极轮廓。栅极侧壁部件134可以包括任何合适的介电材料,诸如半导体氧化物、半导体氮化物、半导体碳化物、半导体氮氧化物、其它合适的介电材料和或它们的组合。在一些实施例中,栅极侧壁部件134可以包括多个层,诸如位于伪栅极堆叠件130的侧壁上的第一栅极间隔件或密封层以及位于第一栅极间隔件上的第二栅极间隔件。在进一步的实施例中,第一栅极间隔件是氧化硅并且第二栅极间隔件是氮化硅。在一个实例中,通过沉积和各向异性蚀刻诸如干蚀刻形成栅极侧壁部件。在另一实例中,通过ALD形成第一栅极间隔件并且通过沉积和各向异性蚀刻形成第二栅极间隔件。参照图2以及图12A至图12C,方法200进入操作220,在源极漏极区域内形成外延源极漏极部件136,外延源极漏极部件136限定在鳍结构中并且位于栅极堆叠件130的两侧上。图12A是工件100的示意图;图12B是工件100的顶视图;并且图12C是沿着虚线AA’的工件100的截面图。外延源极漏极部件136可以通过选择性外延生长形成,以用于增强载流子迁移率和器件性能的应变效应。伪栅极130和栅极间隔件134用于限制和约束,从而使得源极漏极部件136在源极漏极区域中自对准。在许多实施例中,通过一个或多个外延生长外延工艺形成源极漏极部件136,从而在源极漏极区域内的鳍结构106上以结晶状态生长硅Si部件、硅锗SiGe部件、碳化硅SiC部件和或其它合适的半导体部件。在可选实施例中,在外延生长之前,将蚀刻工艺应用于使源极漏极区域内的鳍结构106的部分凹进。蚀刻工艺也可以诸如在栅极侧壁部件的形成期间去除设置在源极漏极区域上的任何介电材料。合适的外延工艺包括CVD沉积技术例如,汽相外延VPE和或超高真空CVDUHV-CVD、分子束外延和或其它合适的工艺。源极漏极部件136可以在外延工艺期间通过引入掺杂物质而原位掺杂,掺杂物质包括:p型掺杂剂,诸如硼或BF2;以及n型掺杂剂,例如磷或砷。如果没有原位掺杂源极漏极部件110,则实施注入工艺即,结注入工艺以将对应的掺杂剂引入至源极漏极部件136中。在示例性实施例中,nFET中的源极漏极部件136包括掺杂有磷的硅SiP或掺杂有磷的碳化硅SiCP,而pFET中的那些包括掺杂有硼的硅锗SiGeB、SiGeSnB锡可以用于调整晶格常数和或GeSnB。在一些其它实施例中,凸起的源极漏极部件136包括多于一个半导体材料层。例如,在源极漏极区域内的衬底上外延生长硅锗层并且在硅锗层上外延生长硅层。之后,可以实施一个或多个退火工艺以激活源极漏极部件110。合适的退火工艺包括快速热退火RTA、激光退火工艺、其它合适的退火技术或它们的组合。参照图2以及图13A至图13C,方法200进入操作222,其中,在衬底上形成层间介电材料ILD140以覆盖源极漏极区域中的源极漏极部件136。图13A是工件100的示意图;图13B是工件100的顶视图;并且图13C是沿着虚线AA’的工件100的截面图。ILD140用作支撑和隔离形成在其中的导电迹线例如接触件、通孔和金属线的绝缘体。ILD140可以包括任何合适的介电材料,诸如氧化硅、低k介电材料、多孔介电材料、其它合适的介电材料或它们的组合。在可选实施例中,在ILD140的形成之前,在衬底上沉积蚀刻停止层142。蚀刻停止层142用作蚀刻期间的蚀刻停止以在之后的制造阶段期间在ILD中形成接触件。蚀刻停止层142包括与ILD140不同的材料以提供蚀刻选择性。例如,蚀刻停止层142可以包括通过CVD或ALD沉积的氮化硅。在一些实施例中,ILD140的形成包括沉积和CMP以提供平坦的顶面。可以在CMP工艺、额外的蚀刻操作或它们的组合期间去除硬掩模132。仍参照图2以及图13A至图13C,方法200进入操作224以形成金属栅极堆叠件146诸如金属栅极堆叠件146A至146E以替换伪栅极堆叠件130。在操作224中,通过合适的选择性蚀刻诸如湿蚀刻去除伪栅极堆叠件130,产生栅极沟槽。如果存在更多材料,则蚀刻工艺可以包括多个蚀刻步骤以去除伪栅极。在去除伪栅极堆叠件130之后,在栅极沟槽中沉积金属栅极材料,并且应用CMP工艺去除过量的栅极材料并且平坦化顶面。金属栅极堆叠件146的栅极材料包括栅极介电层和栅电极。在一些实施例中,栅极介电层包括高k介电材料,并且栅电极包括金属或金属合金。在工件100上形成环绕鳍结构106的沟道区域的金属栅极堆叠件146。在一些实例中,栅极介电层和栅电极每个均可以包括许多子层。高k介电层可以包括金属氧化物、金属氮化物金属氧化物、金属氮化物诸如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3STO、BaTiO3BTO、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、Ba,SrTiO3BST、Al2O3、Si3N4、氮氧化物SiON或其它合适的介电材料。使用诸如ALD、CVD、金属有机CVDMOCVD、PVD、热氧化的合适的技术和或其它合适的技术来沉积高k介电层。栅极介电层可以额外包括设置在鳍和高k介电层之间的界面层。界面层可以包括通过诸如ALD、CVD、臭氧氧化等的合适的方法沉积的氧化硅、氮化硅、氮氧化硅和或其它合适的材料。之后,在栅极沟槽中沉积栅电极材料。通过ALD、PVD、CVD、镀、其它合适的工艺或它们的组合形成栅电极。栅电极可以包括单层或多层,诸如金属层、衬垫层、润湿层和或粘合层。栅电极可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W或任何合适的材料。在一些实施例中,不同的金属材料用于具有相应的功函数的nFET和pFET器件,诸如nFET的功函数为4.2eV或更小并且pFET的功函数为5.2eV或更大。在一些实施例中,n型WF金属包括钽Ta。在其它实施例中,n型WF金属包括钛铝TiAl、氮化钛铝TiAlN或它们的组合。在其它实施例中,n金属包括Ta、TiAl、TiAlN、氮化钨WN或它们的组合。n型WF金属可以包括如堆叠件的各个金属基薄膜以用于最优化的器件性能和工艺兼容性。在一些实施例中,p型WF金属包括氮化钛TiN或氮化钽TaN。在其它实施例中,p金属包括TiN、TaN、氮化钨WN、钛铝TiAl或它们的组合。p型WF金属可以包括如堆叠件的各个金属基薄膜以用于最优化的器件性能和工艺兼容性。通过诸如PVD的合适的技术沉积功函金属。在其它实例中,可以在填充金属之前沉积用于内衬栅极沟槽的阻挡层。阻挡层可以包括通过诸如PVD的合适的技术沉积的钛、氮化钛、钽、氮化钽或组合。在一些示例中,栅极介电层包括界面层和高k介电层。栅电极包括覆盖层、调整功函的金属层以及诸如铝、铜或钨的填充金属。方法200可以继续包括图14中描述的其它操作。参照图14以及图15A至图15C,方法200进入操作226以切割金属栅极堆叠件146。当半导体技术发展到具有更小的部件和更高的封装密度的更高的技术节点时,光刻工艺在其性能和分辨率方面经历挑战,栅极堆叠件的图案化可通过多重图案化诸如双重图案化来实现。例如,栅极堆叠件的图案被分解成两个图案化过程,或两组光刻工艺和蚀刻:一个形成长栅极堆叠件,另一个根据设计布局将长栅极堆叠件切割成更短的栅极堆叠件。在本实例中,金属栅极堆叠件146被图案化并且用一种或多种介电材料填充以形成栅极切割部件148。栅极切割部件148是介电部件以限定栅极端部和栅极端部之间的间隔。栅极切割部件148的形成可以包括光刻工艺、蚀刻和沉积,以及随后进一步的CMP。例如,栅极切割部件的形成包括光刻工艺以形成具有限定用于栅极切割部件的区域的开口的图案化的光刻胶层,实施蚀刻工艺以选择性地通过光刻胶开口蚀刻栅极堆叠件以在栅极堆叠件中形成沟槽,沉积一种或多种介电材料以填充沟槽;并且实施CMP工艺以去除过量的介电材料。栅极切割部件的介电材料可以包括氧化硅、氮化硅、低k介电材料、其它合适的介电材料或它们的组合。参照图14以及图16A至图16C,方法200还可以包括操作228以形成接触部件150。接触部件150电连接FET的导电部件以形成功能电路。在本实例中,接触部件150设计为接合在源极漏极部件136上。接触部件150的形成可以包括光刻工艺、蚀刻和沉积,以及随后进一步的CMP。例如,接触部件的形成包括光刻工艺以形成具有限定用于接触部件的区域的开口的图案化光刻胶层,通过光刻胶开口对ILD140实施蚀刻工艺以在ILD140中形成接触孔,沉积一种或多种导电材料以填充接触孔;并且实施CMP工艺以去除过量的导电材料。接触部件的导电材料可以包括钨、铜、铝、硅化物、其它金属或金属合金或它们的组合。接触部件150可以进一步包括用于内衬接触孔的阻挡层诸如钛、氮化钛、钽、氮化钽或它们的组合。例如,接触部件150包括作为通过PVD沉积的阻挡层的钛和氮化钛,以及通过PVD、镀、其它合适的技术或它们的组合填充接触孔的钨。在所描述的操作期间、之前和或之后,方法200可以进一步包括其它操作。例如,在操作228之后,方法200包括操作230以形成包括其它互连部件的其它部件。互连结构包括各个导电部件以将各个器件包括FET电连接至集成电路。互连结构包括接触部件、通孔部件和金属线。金属线可以分布在多个金属层中,并且通孔部件垂直连接邻近的金属层之间的金属线。例如,通孔部件和金属线可以利用铜技术并且可以使用诸如双镶嵌工艺或单镶嵌工艺的镶嵌工艺形成。本发明提供了一种制造具有各个FinFET的半导体结构的方法和半导体结构,其中,FinFET中具有双层填充鳍。根据尺寸,具有较小宽度的一些填充鳍只包括第一介电层,而具有较大宽度的一些其它填充鳍包括第一和第二介电层。具体地,通过ALD沉积第一介电层,并且使用诸如旋涂或FCVD的流动机械来沉积第二介电层。填充鳍可以包括一些与器件平行的取向以及一些与栅电极平行的正交取向。不同实施例中可能存在各个优势。一些填充鳍改变了器件鳍的图案密度,因此增强了鳍结构的机械强度而不会塌陷。一些填充鳍也可用于切割栅极堆叠件。此外,双层填充鳍和相应的方法进一步提供了填充高宽比范围减小的沟槽器件鳍之中的方法,因此增大了工艺窗口,提高了电路性能和制造能力。因此,根据一些实施例,本发明提供了半导体结构。该半导体结构包括形成在衬底上的器件鳍;形成在衬底上并且设置在器件鳍之中的填充鳍;以及形成在器件鳍和填充鳍上的栅极堆叠件。填充鳍包括第一介电材料层和沉积在第一介电材料层上的第二介电材料层。第一和第二介电材料层的组成彼此不同。在一些实施例中,所述第一介电材料层包括高k介电材料;以及所述第二介电材料层包括含碳材料。在一些实施例中,所述第一介电材料层选自金属氧化物、金属氮化物和它们的组合;以及所述第二介电材料层包括碳和硅。在一些实施例中,所述第一介电材料层包括氧化铪HfO2、氧化锆ZrO2和氧化铝Al2O3中的至少一种;以及所述第二介电材料层包括碳氧化硅、碳氮氧化硅和碳氮化硅中的一种。在一些实施例中,所述填充鳍包括具有第一宽度的第一填充鳍和具有大于所述第一宽度的第二宽度的第二填充鳍;所述第一填充鳍包括所述第一介电材料层并且没有所述第二介电材料层;以及所述第二填充鳍包括所述第一介电材料层和所述第二介电材料层。在一些实施例中,所述填充鳍还包括具有第三宽度的第三填充鳍,所述第三宽度大于所述第一宽度并且小于所述第二宽度;以及所述第三鳍包括所述第一介电材料层并且没有所述第二介电材料层。在一些实施例中,所述器件鳍在第一方向定向;所述栅极堆叠件在与所述第一方向正交的第二方向定向;所述第一填充鳍、所述第二填充鳍和所述第三填充鳍在所述第一方向定向;所述填充鳍还包括在所述第二方向上定向的第四填充鳍。在一些实施例中,所述第四填充鳍具有大于所述第二宽度的第四宽度;以及所述第四填充鳍包括所述第一介电材料层和所述第二介电材料层。在一些实施例中,所述第一介电材料层包括氧化铪;以及所述第二介电材料层包括碳氧化硅。在一些实施例中,所述栅极堆叠件包括栅极介电部件和设置在所述栅极介电部件上的栅电极;以及所述栅极介电部件包括高k介电材料并且所述栅电极包括金属和金属合金中的一种。在一些实施例中,所述器件鳍包括选自硅、锗和硅锗的半导体材料。在一些实施例中,半导体结构还包括:源极漏极部件,所述源极漏极部件形成在所述器件鳍的器件鳍上并且设置在所述栅极堆叠件的栅极堆叠件的两侧上,其中,所述器件鳍、所述栅极堆叠件和所述源极漏极部件被配置为形成鳍式场效应晶体管FinFET。本发明提供了用于制造集成电路的方法。该方法包括在衬底上形成器件鳍结构,其中,器件鳍结构包括多个器件鳍并且限定了器件鳍之中的沟槽;用第一介电材料层和第二介电材料层填充沟槽,产生具有多个填充鳍的填充鳍结构;以及在器件鳍和填充鳍上形成栅极堆叠件。在一些实施例中,填充所述沟槽包括:实施原子层沉积ALD工艺以在所述沟槽中沉积所述第一介电材料层;以及使用旋涂和可流动化学汽相沉积FCVD中的一种在所述第一介电材料层上沉积所述第二介电材料层以填充沟槽。在一些实施例中,该方法还包括:在所述第二介电材料层的沉积之后,对所述第二介电材料层实施化学机械抛光CMP工艺。在一些实施例中,所述第一介电材料层包括高k介电材料;以及所述第二介电材料层包括含碳材料。在一些实施例中,所述第一介电材料层选自金属氧化物、金属氮化物和它们的组合;以及所述第二介电材料层包括碳和硅。在一些实施例中,所述第一介电材料层包括氧化铪HfO2、氧化锆ZrO2和氧化铝Al2O3中的至少一种;以及所述第二介电材料层包括碳氧化硅、碳氮氧化硅和碳氮化硅中的一种。在一些实施例中,所述沟槽包括具有第一宽度的第一沟槽以及具有大于所述第一宽度的第二宽度的第二沟槽;实施原子层沉积工艺以沉积所述第一介电材料层包括沉积所述第一介电材料层以完全填充所述第一沟槽;以及在所述第一介电材料层上沉积所述第二介电材料层以填充所述沟槽包括在所述第二沟槽中沉积所述第二介电材料层,其中,所述第一沟槽中没有所述第二介电材料层。本发明提供了半导体结构。该半导体结构包括形成在衬底上的多个器件鳍;形成在器件鳍之中的沟槽中的多个填充鳍。填充鳍包括具有第一宽度的第一填充鳍和具有大于第一宽度的第二宽度的第二填充鳍。第一填充鳍包括第一介电材料层。第二填充鳍包括第一介电材料层和第二介电材料层。半导体结构还包括形成在器件鳍和填充鳍上的栅极堆叠件。第一介电材料层包括金属氧化物和金属氮化物的至少一种。第二介电材料层包括包含硅和碳的介电层。上面概述了若干实施例的特征,使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解,它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到,这种等同构造并不背离本发明的精神和范围,并且在不背离本发明的精神和范围的情况下,本文中它们可以做出多种变化、替换以及改变。

权利要求:1.一种半导体结构,包括:器件鳍,形成在衬底上;填充鳍,形成在所述衬底上并且设置在所述器件鳍之中,所述填充鳍包括第一介电材料层和沉积在所述第一介电材料层上的第二介电材料层,其中,所述第一介电材料层和所述第二介电材料层的组成彼此不同;以及栅极堆叠件,形成在所述器件鳍和所述填充鳍上。2.根据权利要求1所述的半导体结构,其中:所述第一介电材料层包括高k介电材料;以及所述第二介电材料层包括含碳材料。3.根据权利要求2所述的半导体结构,其中:所述第一介电材料层选自金属氧化物、金属氮化物和它们的组合;以及所述第二介电材料层包括碳和硅。4.根据权利要求3所述的半导体结构,其中:所述第一介电材料层包括氧化铪HfO2、氧化锆ZrO2和氧化铝Al2O3中的至少一种;以及所述第二介电材料层包括碳氧化硅、碳氮氧化硅和碳氮化硅中的一种。5.根据权利要求1所述的半导体结构,其中:所述填充鳍包括具有第一宽度的第一填充鳍和具有大于所述第一宽度的第二宽度的第二填充鳍;所述第一填充鳍包括所述第一介电材料层并且没有所述第二介电材料层;以及所述第二填充鳍包括所述第一介电材料层和所述第二介电材料层。6.根据权利要求5所述的半导体结构,其中:所述填充鳍还包括具有第三宽度的第三填充鳍,所述第三宽度大于所述第一宽度并且小于所述第二宽度;以及所述第三鳍包括所述第一介电材料层并且没有所述第二介电材料层。7.根据权利要求6所述的半导体结构,其中:所述器件鳍在第一方向定向;所述栅极堆叠件在与所述第一方向正交的第二方向定向;所述第一填充鳍、所述第二填充鳍和所述第三填充鳍在所述第一方向定向;所述填充鳍还包括在所述第二方向上定向的第四填充鳍。8.一种用于制造集成电路的方法,包括:在衬底上形成器件鳍结构,其中,所述器件鳍结构包括多个器件鳍并且限定在所述器件鳍之中的沟槽;用第一介电材料层和第二介电材料层填充所述沟槽,产生具有多个填充鳍的填充鳍结构;以及在所述器件鳍和所述填充鳍上形成栅极堆叠件。9.根据权利要求8所述的方法,其中,填充所述沟槽包括:实施原子层沉积ALD工艺以在所述沟槽中沉积所述第一介电材料层;以及使用旋涂和可流动化学汽相沉积FCVD中的一种在所述第一介电材料层上沉积所述第二介电材料层以填充沟槽。10.一种半导体结构,包括:多个器件鳍,形成在衬底上;多个填充鳍,形成在所述器件鳍之中的沟槽中,其中,所述填充鳍包括具有第一宽度的第一填充鳍和具有大于所述第一宽度的第二宽度的第二填充鳍,其中,所述第一填充鳍包括第一介电材料层,其中,所述第二填充鳍包括所述第一介电材料层和第二介电材料层;以及栅极堆叠件,形成在所述器件鳍和所述填充鳍上,其中,所述第一介电材料层包括金属氧化物和金属氮化物的至少一种,其中,所述第二介电材料层包括包含硅和碳的介电层。

百度查询: 台湾积体电路制造股份有限公司 具有鳍和栅极结构的集成电路及其制造方法

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