申请/专利权人：南茂科技股份有限公司

申请日：2018-07-17

公开（公告）日：2021-02-19

公开（公告）号：CN110391207B

主分类号：H01L23/498(20060101)

分类号：H01L23/498(20060101)

优先权：["20180419 TW 107113413"]

专利状态码：有效-授权

法律状态：2021.02.19#授权;2019.11.22#实质审查的生效;2019.10.29#公开

摘要：本发明提供一种薄膜覆晶封装结构，包括可挠性线路载板以及芯片。可挠性线路载板包括可挠性基板及线路结构。可挠性基板包括相对的第一面及第二面，第一面包括芯片接合区。线路结构配置于可挠性基板，包括多个第一引脚、多个内接脚、多个第二引脚及多个导电通孔。这些第一引脚及这些内接脚配置在第一面。这些第二引脚配置在第二面上。这些内接脚位于芯片接合区内且分别通过这些导电通孔电性连接这些第二引脚。这些第一引脚分别对位重叠于这些第二引脚。芯片配置于芯片接合区内，且包括多个连接这些第一引脚的第一凸块及多个连接这些内接脚的第二凸块。

主权项：1.一种薄膜覆晶封装结构，其特征在于，包括：可挠性线路载板，包括：可挠性基板，包括相对的第一面及第二面，其中所述第一面包括芯片接合区；以及线路结构，配置于所述可挠性基板，且包括多个第一引脚、多个内接脚、多个第二引脚及多个导电通孔，其中所述多个第一引脚及所述多个内接脚配置在所述第一面，所述多个第一引脚包括多个内引脚部，所述多个内引脚部及所述多个内接脚位于所述芯片接合区内且邻近所述芯片接合区的长边，所述多个第一引脚自所述多个内引脚部经过所述长边而向外延伸，所述多个内接脚较所述多个内引脚部远离所述长边，所述多个第二引脚配置在所述第二面上，所述多个内接脚分别通过贯穿所述可挠性基板的所述多个导电通孔电性连接所述多个第二引脚，且所述多个第一引脚分别对位重叠于所述多个第二引脚；以及芯片，配置于所述芯片接合区内，且包括多个第一凸块及多个第二凸块，邻近所述芯片接合区的所述长边，其中所述多个第二凸块较所述多个第一凸块远离所述长边，所述多个第一凸块分别连接所述多个内引脚部，所述多个第二凸块分别连接所述多个内接脚。

全文数据：薄膜覆晶封装结构技术领域本发明涉及一种芯片封装结构，尤其涉及一种薄膜覆晶封装结构。背景技术随着电子产品功能需求越来越多，芯片的集成电路密集度不断提高，薄膜覆晶封装结构的可挠性线路载板上的引脚数量也必须跟着增加。原本广泛使用的单面线路可挠性基板的布线难度越来越高，因此，可挠性线路载板开始朝向双面线路的方式设计。目前，双面线路可挠性基板上的引脚大多是从可挠性基板的上表面上的芯片接合区内向外延伸，再于芯片接合区外的区域通过导电通孔将电路导引至下表面的引脚。一般而言，驱动芯片的输出端的凸块数量非常的多，数量庞大的引脚对应连接输出端凸块并自芯片接合区内经过芯片边缘向可挠性基板的外侧延伸。然而，受限于芯片的尺寸、引脚宽度与间距的限制，能够通过的引脚数量有限，而使得芯片的输出端的凸块数量难以增加。因此，一种因应增加凸块数量而达到精细间距finepitch需求的薄膜覆晶结构为本领域亟需解决的问题。发明内容本发明是针对一种薄膜覆晶封装结构，可缩小引脚间的间距，并可平均分布可挠性线路载板的应力，减少引脚断裂的问题。根据本发明的实施例，一种薄膜覆晶封装结构，包括可挠性线路载板以及芯片。可挠性线路载板，包括可挠性基板以及线路结构。可挠性基板，包括相对的第一面及第二面，其中第一面包括芯片接合区。线路结构配置于可挠性基板，且包括多个第一引脚、多个内接脚、多个第二引脚及多个导电通孔。这些第一引脚及这些内接脚配置在第一面。这些第一引脚包括多个内引脚部。这些内引脚部及这些内接脚位于芯片接合区内且邻近芯片接合区的长边。这些第一引脚自这些内引脚部经过长边而向外延伸。这些内接脚较多个内引脚部远离长边。这些第二引脚配置在第二面上。这些内接脚分别通过贯穿可挠性基板的这些导电通孔电性连接这些第二引脚，且这些第一引脚分别对位重叠于这些第二引脚。芯片配置于芯片接合区内，且包括多个第一凸块及多个第二凸块，邻近芯片接合区的长边。这些第二凸块较这些第一凸块远离长边。这些第一凸块分别连接这些内引脚部，且这些第二凸块分别连接这些内接脚。基于上述，本发明的薄膜覆晶封装结构通过使部分配置在可挠性基板的第一面上的引脚即内接脚于芯片接合区内通过导电通孔电性连接配置于第二面的第二引脚，而不经过芯片接合区的长边向外延伸。因此，配置于第一面上的芯片可以分别通过配置于不同表面第一面及第二面的第一引脚以及第二引脚传导电性信号。如此，可挠性基板上可布设的引脚数量可大幅增加，以供高IO数的芯片连接。此外，相邻两个第一引脚之间不会有第二引脚通过，因此引脚之间的间距可以缩减，进而可在相同面积的可挠性基板上布设更多引脚，达成高脚数、精细间距的需求。并且，第一引脚与第二引脚于第一面及第二面的重叠位置一致，使可挠性线路载板的应力分布平均，减少可挠性线路载板因应力不均产生局部下陷或弯曲，进而导致引脚断裂的问题，提升薄膜覆晶封装结构的质量。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。图1显示为本发明的一实施例的一种薄膜覆晶封装结构的俯视示意图；图2显示为图1所示的薄膜覆晶封装结构的局部放大仰视示意图；图3显示为图1的薄膜覆晶封装结构的局部剖面侧视示意图；图4显示为图1的薄膜覆晶封装结构沿剖面线A-A’的局部剖面图；图5A显示为本发明的另一实施例的一种薄膜覆晶封装结构的局部放大俯视示意图；图5B显示为图5A所示的薄膜覆晶封装结构的局部放大仰视示意图；图6A显示为本发明的另一实施例的线路结构的局部放大俯视示意图；图6B显示为本发明的另一实施例的线路结构的局部放大俯视示意图；图6C显示为本发明的另一实施例的线路结构的局部放大俯视示意图；图6D显示为本发明的另一实施例的线路结构的局部放大俯视示意图；图7显示为本发明的另一实施例的薄膜覆晶封装结构的局部剖面图。附图标号说明10、10a：薄膜覆晶封装结构；100：可挠性线路载板；102：第一端；104：第二端；110：可挠性基板；112：第一面；113：芯片接合区；114：第二面；116：长边；117：另一长边；120、120b、120c、120d、120e：线路结构；130、130a、130b、130c、130d、130e：内接脚；132a：接合段；134a：第一接垫；140、140d、140e：第一引脚；142、142d、142e、172：内引脚部；150、150a、150b、150c、150d、150e：第二引脚；152a：延伸段；154a：第二接垫；160：导电通孔；170：第三引脚；200：芯片；210、210d、210e：第一凸块；220、220b、220c、220d、220e：第二凸块；230：第三凸块；400：封装胶体；A-A’：剖面线；SR：防焊层。具体实施方式现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同组件符号在附图和描述中用来表示相同或相似部分。图1显示为本发明的一实施例的一种薄膜覆晶封装结构的俯视示意图。图2显示为图1所示的薄膜覆晶封装结构的局部放大仰视示意图。图3显示为图1的薄膜覆晶封装结构的局部剖面侧视示意图。请参考图1、图2及图3，本实施例的薄膜覆晶封装结构10包括可挠性线路载板100以及芯片200。可挠性线路载板100包括可挠性基板110以及线路结构120。可挠性基板110包括相对的第一面112及第二面114，且第一面112包括芯片接合区113。线路结构120配置于可挠性基板110，且包括多个第一引脚140、多个内接脚130、多个第二引脚150及多个导电通孔160。需注意的是，图1所示出的薄膜覆晶封装结构10，仅示意地简单示出多个第一引脚140、多个内接脚130、多个第二引脚150及多个导电通孔160，而仅供参考，其实际的数量以及尺寸比例不会与图1所示相近。相同地，图2所示出的薄膜覆晶封装结构10的第二面114的示意图，为了清楚起见，仅简单示出三个第二引脚150，而仅供参考，其实际的数量以及尺寸比例不会与图2所示相近。请参考图1、图2及图3，在本实施例中，可挠性线路载板100的线路结构120设置于可挠性基板110的第一面112以及第二面114上。可挠性基板110的第一面112定义出芯片接合区113，且芯片接合区113具有相对且平行的一长边116与另一长边117。线路结构120的这些第一引脚140以及这些内接脚130配置在第一面112，且第二引脚150配置在第二面114上。也就是说，可挠性线路载板100为双面线路基板。详细而言，设置于第一面112上的多个第一引脚140包括多个内引脚部142。更详细而言，内引脚部142以及内接脚130位于第一面112的芯片接合区113内，且邻近芯片接合区113的长边116。第一引脚140自内引脚部142经过长边116而向外延伸。举例而言，可挠性基板110可还具有平行且相对的一第一端102以及一第二端104，且第一端102对应长边116，第二端104对应另一长边117。第一引脚140可以自位于芯片接合区113内的内引脚部142向远离芯片接合区113的方向朝第一端102延伸。第一端102例如为可挠性线路载板100的输出端，但本发明不以此为限。在本实施例中，内接脚130较内引脚部142远离长边116。举例来说，内接脚130较内引脚部142靠近芯片接合区113的中央且完全设置于芯片接合区113内。多个内引脚部142以及多个内接脚130分别沿着平行于长边116的方向接续地排列。举例而言，在本实施例中，多个内引脚部142沿着长边116排列成单排，且多个内接脚130沿着长边116排列成单排，但本发明不以此为限。在其他实施例中，多个内引脚部142以及多个内接脚130也可以分别沿着平行于长边116的方向排列成多排例如两排、三排或更多排。此外，在本实施例中，这些内引脚部142与这些内接脚130沿着平行于长边116的方向交错排列，但本发明不以此为限。在本实施例中，线路结构120的多个导电通孔160配置于芯片接合区113内。配置于第一面112的多个内接脚130对应地连接多个导电通孔160。导电通孔160贯穿可挠性基板110并连接配置于第二面114上的第二引脚150。换句话说，内接脚130通过贯穿可挠性基板110的导电通孔160电性连接第二引脚150。此外，内接脚130会对应地电性连接导电通孔160以及芯片200，以将芯片200的信号通过导电通孔160导至第二引脚150。在本实施例中，这些第一引脚140分别对位重叠于这些第二引脚150。具体而言，各第一引脚140对位重叠于相邻的内接脚130所电性连接的第二引脚150。请参考图1及图2，第二引脚150于第一面112上的正投影部分地重叠于内接脚130，以使第二引脚150与对应的内接脚130通过导电通孔160相互连接，接着第二引脚150往相邻的内引脚部142的方向延伸，并且与这个对应的第一引脚140对位重叠而共同朝向第一端102延伸。也就是说，第一引脚140于可挠性基板110上的正投影重叠于第二引脚150于可挠性基板110上的正投影。此外，在本实施例中，各第一引脚140的内引脚部142与相邻的内接脚130沿着平行于长边116的方向交错排列，但本发明不以此为限。再者，在本实施例中，第二引脚150的宽度与对应的第一引脚140的宽度相同，然而本发明并不以此为限。在其他未示出的实施例中，第二引脚150也可较对应的第一引脚140为宽，也就是第一引脚140于第二面114上的正投影会完全位于对应的第二引脚150之内。芯片200配置于芯片接合区113内，且包括位于芯片200的主动面上的多个第一凸块210及多个第二凸块220。第一凸块210以及第二凸块220邻近芯片接合区113的长边116。这些第一凸块210以及这些第二凸块220分别以单排的方式沿着平行于长边116的方向排列成至少二排，且这些第二凸块220较这些第一凸块210远离长边116。具体而言，这些第一凸块210对应这些内引脚部142设置，且分别连接这些内引脚部142。这些第二凸块220对应这些内接脚130设置，且分别连接这些内接脚130。也就是说，第一凸块210可以电性连接配置于第一面112的第一引脚140，且第二凸块220可以电性连接这些内接脚130并通过这些导电通孔160以电性连接配置于第二面114的第二引脚150。在本实施例中，各第一凸块210与各第二凸块220在平行于长边116的方向上彼此交错的排列，但本发明不以此为限。此外，在本实施例中，第一凸块210及第二凸块220为芯片200的输出端接点，且第一引脚140及第二引脚150为输出端引脚，但本发明不以此为限。通过上述的配置方式，芯片200的第一凸块210以及第二凸块220可以分别通过配置于不同表面第一面112及第二面114的第一引脚140及第二引脚150传导电性信号，因此可挠性基板110上可布设的引脚包括第一引脚140及第二引脚150数量可大幅增加，以供高IO数的芯片连接。此外，由于连接相邻两第一凸块210的两个第一引脚140之间不会有连接第二凸块220的第二引脚150通过，因此第一引脚140之间的间距可缩减，进而可在相同面积的可挠性基板110上布设更多引脚，达成高脚数、精细间距的需求。在本实施例中，请参考图1及图3，线路结构120可还包括位于第一面112的多个第三引脚170。这些第三引脚170具有多个内引脚部172，内引脚部172位于芯片接合区113内且邻近另一长边117。这些内引脚部172沿着平行另一长边117的方向排列成单排。芯片200可还包括靠近另一长边117的多个第三凸块230，这些第三凸块230沿着平行于另一长边117的方向排列成单排。这些第三凸块230分别对应并连接这些内引脚部172。举例而言，如图1所示，第三引脚170自对应的内引脚部172向远离芯片接合区113的方向朝第二端104延伸。在本实施例中。第二端104例如为可挠性线路载板100的输入端，且这些第三凸块230可包括输入端接点，且这些第三引脚170可包括输入端引脚，但本发明不以此为限。值得注意的是，于其他未示出的实施例中，第三引脚也可以设置于第二面上，通过导电通孔与第三凸块电性连接。也就是说，可挠性线路载板于输入端的第三引脚也可以同时设置于第一面及第二面，以因应引脚在输入端增加凸块后对于精细间距的需求。请参考图3，在本实施例中，薄膜覆晶封装结构10还包括封装胶体400。封装胶体400位于可挠性线路载板100与芯片200之间，且封装胶体400包覆这些第一凸块210、这些第二凸块220、这些第三凸块230、这些内接脚130以及这些内引脚部142、172，以保护线路结构120与凸块210、220、230间的电性接点。此外，在本实施例中，薄膜覆晶封装结构10也可包括防焊层SR，防焊层SR可设置于第一面112以及第二面114上，并部分地覆盖第一引脚140、第二引脚150及第三引脚170。请参考图1及图3，防焊层SR分别具有一开口未标示暴露出芯片接合区113标示于图1，也就是说防焊层SR会暴露出内引脚部142、172及内接脚130。此外，防焊层SR也会暴露出第一引脚140、第二引脚150及第三引脚170的对外连接部分，但本发明不以此为限。另外，上面仅是提供数种薄膜覆晶封装结构的形式，可挠性线路载板与芯片接合的方式并不以上述为限制。图4显示为图1的薄膜覆晶封装结构沿剖面线A-A’的局部剖面图。请参考图1及图4，在本实施例中，位于第一面112的这些第一引脚140的数量相同于位于第二面114的这些第二引脚150的数量。也就是说，在一优选的实施例中，第一引脚140与第二引脚150的重叠位置以及数量一致。通过上述的配置方式，可挠性线路载板100的应力分布可以平均，减少可挠性线路载板100因应力不均产生局部下陷或弯曲，进而导致引脚140、150断裂的问题。此外，由于位于第一面112的这些第一引脚140皆具有对应的第二引脚150在第二面114提供支撑，当芯片200以热压方式接合于芯片接合区113时，凸块包括第一凸块210与第二凸块220与位于第一面112的引脚包括第一引脚140的内引脚部142与内接脚130可受力均匀地接合，因此可具有良好的电性接合质量。在此必须说明的是，下述实施例沿用前述实施例的组件标号与部分内容，其中采用相同的标号来表示相同或近似的组件，关于省略了相同技术内容的部分说明可参考前述实施例，下述实施例中不再重复赘述。在图1与图2中，举出其中一种内接脚130以及对应的第二引脚150的形式，但是内接脚130以及对应的第二引脚150的形式并不以此为限制，下面将介绍其他种的线路结构的形式。图5A显示为本发明的另一实施例的一种薄膜覆晶封装结构的局部放大俯视示意图。图5B显示为图5A所示的薄膜覆晶封装结构的局部放大仰视示意图。请参考图1及图5A，本实施例的内接脚130a与图1中的内接脚130相似，二者主要差异之处在于：在本实施例中，各内接脚130a包括接合段132a及连接接合段132a的第一接垫134a。具体而言，第一接垫134a较接合段132a远离长边116，且第一接垫134a的宽度较接合段132a的宽度大。接合段132a连接第二凸块220，且导电通孔160分别电性连接第一接垫134a与第二引脚150a。举例而言，第一接垫134a的宽度大于内接脚130a其他部分例如接合段132a的宽度。更详细而言，内接脚130a自宽度较大的第一接垫134a向长边116的方向延伸成为宽度较小的接合段132a而连接第二凸块220。此外，请参考图5B，本实施例对应内接脚130a设置的第二引脚150a包括延伸段152a及连接延伸段152a的第二接垫154a。具体而言，第二接垫154a对位重叠于第一接垫134a，且导电通孔160电性连接第一接垫134a与第二接垫154a。举例而言，第二接垫154a的宽度大于第二引脚150a其他部分例如延伸段152a的宽度。更详细而言，第二引脚150a的第二接垫154a重叠于第一接垫134a，接着宽度较小的延伸段152a可对位重叠于对应的内接脚130a的接合段132a并往相邻的内引脚部142的方向延伸，进一步对位重叠于对应的第一引脚140示出于图5A而共同向外延伸。在引脚精细化的需求之下，引脚例如第一引脚140、第二引脚150a及内接脚130a的宽度及间距不断缩减，但受限于形成导电通孔160的制程能力，并不容易将导电通孔160的尺寸缩小至小于精细化引脚的线宽。因此，不容易在精细化引脚的范围内设置导电通孔160，且容易导致导电通孔160无法与引脚例如第二引脚150a或内接脚例如内接脚130a确实地电性连接。通过上述的配置方式，本发明的实施例可以将内接脚130a进一步地往芯片接合区113内部的空间延伸并设置宽度较接合段132a来得大的第一接垫134a，以将需要较大设置空间的导电通孔160形成于第一接垫134a的范围内并电性连接第一接垫134a。而宽度较小的接合段132a可于邻近长边116的方向以精细尺寸的方式设置，并与第二凸块220电性连接。同样地，第二引脚150a与导电通孔160电性连接的部分可对位重叠第一接垫134a而设置较大宽度的第二接垫154a，以确实地与导电通孔160电性连接。往远离芯片接合区113方向延伸的延伸段152a可以精细化引脚尺寸的方式设置，并与第一引脚140示出于图5A重叠。基于上述的配置，本实施例可以满足精细间距的需求，且兼顾导电通孔160与第二引脚150a及内接脚130a电性连接的可靠度。此外，在图1与图2中，举出其中一种线路结构120的形式，但是线路结构120的形式并不以此为限制，下面将介绍其他种的线路结构形式。图6A显示为本发明的另一实施例的线路结构的局部放大俯视示意图。请参考图1及图6A，本实施例的线路结构120b与图1中的线路结构120相似，二者主要差异之处在于：在本实施例中，与第一引脚140对位重叠的第二引脚150b所电性连接的内接脚130b是与相邻的第一引脚140的内引脚部142沿着垂直于长边116的方向呈对齐排列。具体而言，在本实施例中，多个内引脚部142与多个内接脚130b分别沿着平行于长边116的方向排列成单排，且各内引脚部142对应相邻的内接脚130b在垂直于长边116的方向上为对齐排列而没有错位。由于内接脚130b与对应的内引脚部142在垂直于长边116的方向上呈对齐排列，相应地，位于第二表面114的第二引脚150b对位重叠于对应的内接脚130b后不需向旁边延伸，而可直接沿着垂直于长边116的方向延伸而与对应的第一引脚140对位重叠。在本实施例中，对应连接内引脚部142的第一凸块210与对应连接内接脚130b的第二凸块220b沿着平行于长边116的方向排列成二排且相互对齐而未错位。相较于图1中的线路结构120，本实施例的线路结构120b的配置方式可更进一步缩小引脚包括第一引脚140与内接脚130b之间的间距，进而提高可布设的引脚数量。另外，在未示出的另一实施例中，图6A中的内接脚130b可设置成如图5A中的内接脚130a，包括接合段132a以及连接接合段132a的第一接垫134a，而图6A中的第二引脚150b可设置成如图5B中的第二引脚150a，包括延伸段152a以及连接延伸段152a的第二接垫154a，而导电通孔160对应连接第一接垫134a与第二接垫154a，但本发明不以此为限。图6B显示为本发明的另一实施例的线路结构的局部放大俯视示意图。请参考图6A及图6B，本实施例的线路结构120c与图6A中的线路结构120b相似，二者主要差异之处在于：在本实施例中，内接脚130c沿着平行于长边116的方向排列成二排并交错排列。相应地，对应连接这些内接脚130c的这些第二凸块220c沿着平行于长边116的方向排列成二排并交错排列。本实施例的线路结构120c与图6A中的线路结构120b相同地，各内引脚部142与对应相邻的内接脚130c在垂直于长边116的方向上为对齐排列而没有错位，且第二引脚150c与对应的第一引脚140对位重叠。图6C显示为本发明的另一实施例的线路结构的局部放大俯视示意图。请参考图6B及图6C，本实施例的线路结构120d与图6B中的线路结构120c相似，二者主要差异之处在于：在本实施例中，第一引脚140d的内引脚部142d沿着平行于长边116的方向排列成二排并交错排列。相应地，对应连接这些内引脚部142d的这些第一凸块210d沿着平行于长边116的方向排列成二排并交错排列。本实施例的线路结构120d与图6B中的线路结构120c相同地，各内引脚部142d与对应相邻的内接脚130d在垂直于长边116的方向上为对齐排列而没有错位，且第二引脚150d与对应的第一引脚140d对位重叠。此外，对应连接这些内接脚130d的这些第二凸块220d沿着平行于长边116的方向排列成二排并交错排列。图6D显示为本发明的另一实施例的线路结构的局部放大俯视示意图。请参考图6A及图6D，本实施例的线路结构120e与图6A中的线路结构120b相似，二者主要差异之处在于：在本实施例中，第一引脚140e的内引脚部142e沿着平行于长边116的方向排列成二排并交错排列。相应地，对应连接这些内引脚部142e的这些第一凸块210e沿着平行于长边116的方向排列成二排并交错排列。本实施例的线路结构120e与图6A中的线路结构120b相同地，各内引脚部142e与对应相邻的内接脚130e在垂直于长边116的方向上为对齐排列而没有错位，且第二引脚150e与对应的第一引脚140e对位重叠。此外，对应连接这些内接脚130e的这些第二凸块220e沿着平行于长边116的方向排列成一排。通过上述图6A至图6D的配置方式，相较于图1的线路结构120，线路结构120b、120c、120d、120e使内引脚部142、142d、142e与对应相邻的内接脚130b、130c、130d、130e实质上沿着垂直于长边116的方向呈对齐排列，因此可进一步缩减引脚之间的间距，进而提高可布设的引脚数量，达成高脚数、精细间距的需求。另外，内引脚部142、142d、142e与对应相邻的内接脚130b、130c、130d、130e以对齐的方式设置，相较于图1所示的内引脚部142与内接脚130的排列方式，第二引脚150b、150c、150d、150e在芯片接合区113内不需作弯折而可直接沿着垂直于长边116的方向延伸出芯片接合区113，因此可避免发生第二引脚于弯折处断裂的情况。此外，内引脚部142、142d、142e与对应相邻的内接脚130b、130c、130d、130e以对齐排列的方式配置也可以减少第二引脚150b、150c、150d、150e未与第一引脚140、140d、140e重叠的部分，进一步地增加第一引脚140、140d、140e与第二引脚150b、150c、150d、150e对位重叠面积的比例。因此，可以使可挠性线路载板100的应力分布平均，减少可挠性线路载板100因应力不均产生局部下陷或弯曲，进而导致引脚断裂的问题。此外，由于线路结构120c、120d、120e更进一步的将多个内接脚130c、130d和或多个内引脚部142d、142e排列成多排例如两排或更多，因此本发明可以提供更细微的引脚间距，有效的缩减间距，增加引脚的数量，进一步满足高脚数、精细间距的需求。图7显示为本发明的另一实施例的薄膜覆晶封装结构的局部剖面图。请参考图4及图7，本实施例的薄膜覆晶封装结构10a与图4中的薄膜覆晶封装结构10相似，二者主要差异之处在于：在本实施例中，这些第一引脚140的数量小于这些第二引脚150的数量。具体而言，在本实施例中，位于第一面112的这些第一引脚140的数量小于位于第二面114的这些第二引脚150的数量。也就是说，薄膜覆晶封装结构10a于下表面例如第二面114具有较多的引脚。通过上述的配置方式，位于可挠性基板110第二面114的较多的第二引脚150可以提供良好的支撑，减少可挠性线路载板100与芯片200热压接合时因可挠性基板110下陷或弯曲导致引脚140、150断裂的问题，也可减少凸块包括第一凸块210与第二凸块220与位于第一面112的引脚包括第一引脚140的内引脚部142与内接脚130因受力不均导致电性接合不良的情况发生。综上所述，本发明的薄膜覆晶封装结构通过使部分配置于可挠性基板的第一面上的引脚即内接脚在芯片接合区内通过导电通孔电性连接配置于第二面的第二引脚，而不经过芯片接合区的长边向外延伸。因此，配置于第一面上的芯片可以分别通过配置于不同表面第一面及第二面的第一引脚以及第二引脚传导电性信号。如此，可挠性基板上可布设的引脚数量可大幅增加，以供高IO数的芯片连接。此外，相邻两个第一引脚之间不会有第二引脚通过，因此引脚之间的间距可缩减，进而可在相同面积的可挠性基板上布设更多引脚，达成高脚数、精细间距的需求。并且，在上述的配置中，第一引脚与第二引脚于第一面及第二面的重叠位置一致，使可挠性线路载板的应力分布平均，减少可挠性线路载板因应力不均产生局部下陷或弯曲，进而导致引脚断裂的问题。此外，由于位于第一面的第一引脚具有第二引脚在第二面提供支撑，当芯片以热压方式接合于芯片接合区时，凸块与位于第一面的引脚可受力均匀地接合，因此具有良好的电性接合质量。另外，内接脚以及对应的第二引脚可更进一步地往芯片接合区内部的空间延伸，且相较于引脚，可设置宽度较大的接垫，以将需要较大设置空间的导电通孔形成于接垫的范围内。而内接脚与凸块电性连接的部分仍可以精细尺寸的方式设置。因此，引脚可以满足精细间距的需求，且兼顾导电通孔与引脚电性连接的可靠度。此外，本发明还提供多种线路结构的布线方式，将内引脚部与对应相邻的内接脚沿着垂直于长边的方向呈对齐排列。如此，可进一步缩减引脚之间的间距，提高可布设的引脚数量，达成高脚数、精细间距的需求。上述的配置方式，还可避免第二引脚因弯折产生断裂的情况、减少第一引脚未与第二引脚重叠的部分，以增加第一引脚与第二引脚对位重叠面积的比例，使可挠性线路载板的应力分布平均，减少引脚断裂的问题，提升薄膜覆晶封装结构的质量。另外，由于多个内接脚和或多个内引脚部可排列成多排，因此薄膜覆晶封装结构可以有效缩减引脚之间的间距，增加引脚的数量，进一步满足高脚数、精细间距的需求。最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

权利要求：1.一种薄膜覆晶封装结构，其特征在于，包括：可挠性线路载板，包括：可挠性基板，包括相对的第一面及第二面，其中所述第一面包括芯片接合区；以及线路结构，配置于所述可挠性基板，且包括多个第一引脚、多个内接脚、多个第二引脚及多个导电通孔，其中所述多个第一引脚及所述多个内接脚配置在所述第一面，所述多个第一引脚包括多个内引脚部，所述多个内引脚部及所述多个内接脚位于所述芯片接合区内且邻近所述芯片接合区的长边，所述多个第一引脚自所述多个内引脚部经过所述长边而向外延伸，所述多个内接脚较所述多个内引脚部远离所述长边，所述多个第二引脚配置在所述第二面上，所述多个内接脚分别通过贯穿所述可挠性基板的所述多个导电通孔电性连接所述多个第二引脚，且所述多个第一引脚分别对位重叠于所述多个第二引脚；以及芯片，配置于所述芯片接合区内，且包括多个第一凸块及多个第二凸块，邻近所述芯片接合区的所述长边，其中所述多个第二凸块较所述多个第一凸块远离所述长边，所述多个第一凸块分别连接所述多个内引脚部，所述多个第二凸块分别连接所述多个内接脚。2.根据权利要求1所述的薄膜覆晶封装结构，其特征在于，所述多个第一凸块及所述多个第二凸块沿着平行于所述长边的方向排列成至少二排。3.根据权利要求1所述的薄膜覆晶封装结构，其特征在于，各所述第一引脚对位重叠于相邻的所述内接脚所电性连接的所述第二引脚。4.根据权利要求3所述的薄膜覆晶封装结构，其特征在于，各所述第一引脚的所述内引脚部与相邻的所述内接脚沿着平行于所述长边的方向交错排列。5.根据权利要求3所述的薄膜覆晶封装结构，其特征在于，各所述第一引脚的所述内引脚部与相邻的所述内接脚沿着垂直于所述长边的方向对齐排列。6.根据权利要求1所述的薄膜覆晶封装结构，其特征在于，各所述内接脚包括接合段及连接所述接合段的第一接垫，所述第一接垫较所述接合段远离所述长边，且所述第一接垫的宽度较所述接合段的宽度大，所述接合段连接所述第二凸块，各所述导电通孔分别电性连接所述第一接垫与所述第二引脚。7.根据权利要求6所述的薄膜覆晶封装结构，其特征在于，各所述第二引脚包括延伸段及连接所述延伸段的第二接垫，所述第二接垫对位重叠于所述第一接垫，各所述导电通孔分别电性连接所述第一接垫与所述第二接垫。8.根据权利要求1所述的薄膜覆晶封装结构，其特征在于，所述多个第一引脚的数量相同于所述多个第二引脚的数量。9.根据权利要求1所述的薄膜覆晶封装结构，其特征在于，所述多个第一引脚的数量小于所述多个第二引脚的数量。10.根据权利要求1所述的薄膜覆晶封装结构，其特征在于，还包括封装胶体，位于所述可挠性线路载板与所述芯片之间，所述封装胶体包覆所述多个第一凸块、所述多个第二凸块、所述多个内接脚及所述多个内引脚部。

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