申请/专利权人：爱思开海力士有限公司

申请日：2016-09-26

公开（公告）日：2021-02-23

公开（公告）号：CN107274928B

主分类号：G11C16/08(20060101)

分类号：G11C16/08(20060101);G11C16/10(20060101);G11C16/14(20060101);G11C16/26(20060101)

优先权：["20160407 KR 10-2016-0042724"]

专利状态码：有效-授权

法律状态：2021.02.23#授权;2018.02.27#实质审查的生效;2017.10.20#公开

摘要：本公开涉及一种存储器件及其操作方法。存储器件包括使能信号发生单元，其响应于命令而产生使能信号；储存单元，其储存存储器件的产品信息；信息发生单元，其产生存储器件的可变信息；以及输出单元，其响应于使能信号而将来自储存单元的产品信息与来自信息发生单元的可变信息组合以及输出组合信息。

主权项：1.一种存储器件，包括：使能信号发生单元，其响应于命令而产生使能信号；储存单元，其储存存储器件的产品信息；信息发生单元，其产生存储器件的可变信息；以及输出单元，当使能信号被输入时，所述输出单元将来自储存单元的产品信息与来自信息发生单元的可变信息组合，以及响应于单个内部时钟来输出组合信息，其中，所述产品信息不改变，而不管存储器件的操作和或状态如何。

全文数据：存储器件及其操作方法[0001]相关申请的交叉引用[0002]本申请要求2016年4月7日提交的申请号为10-2016-0042724的韩国专利申请的优先权，其通过引用整体合并于此。技术领域[0003]本发明的各种实施例总体而言涉及一种存储器件及其操作方法。背景技术[0004]通常，存储器件可以包括储存数据的存储器件以及控制存储器件的存储器控制器。[0005]半导体存储器件可以划分为易失性存储器件和非易失性存储器件。非易失性存储器件不管是上电掉电条件如何都保留储存的数据。易失性存储器件在掉电时丢失储存的数据。[0006]非易失性存储器件在与易失性存储器件比较时，因为它们提供了较低的功耗、减小的尺寸和厚度以及增加的容量，所以非易失性存储器件被广泛地用作便携式电子设备的储存设备。在下文中，非易失性存储器件将要作为示例来描述。[0007]存储器件可以包括储存数据的存储单元阵列、被配置为用来编程、读取和擦除存储单元阵列中包括的存储单元的外围电路、以及控制外围电路的控制逻辑。发明内容[0008]各种实施例涉及一种能够更迅速地输出读取信息的改善的非易失性存储器件在下文中也简单地称为存储器件及其操作方法。[0009]根据实施例，存储器件可以包括使能信号发生单元，其响应于命令而产生使能信号;储存单元，其储存存储器件的产品信息;信息发生单元，其产生存储器件的可变信息；以及输出单元，其响应于使能信号而将来自储存单元的产品信息与来自信息发生单元的可变信息组合以及输出组合信息。[0010]根据实施例，存储器件可以包括:多个存储块，其储存数据;外围电路，其对多个存储块执行编程操作、读取操作和擦除操作中的至少一种；以及控制逻辑，其控制外围电路，其中，控制逻辑响应于命令来将存储器件的产品信息与存储器件的可变信息组合，以及响应于单个内部时钟而输出组合信息。[0011]根据实施例，操作存储器件的方法可以包括:储存存储器件的产品信息;产生存储器件的可变信息;通过将产品信息与可变信息组合来产生读取信息；以及响应于存储器件的单个内部时钟来输出组合信息。附图说明[0012]通过参照附图详细地描述其各种实施例，本发明的上述和其他特征和优点对于本发明所属的本领域技术人员而言将变得更加明显，其中：[0013]图1是图示根据本发明的实施例的包括存储器件和存储器控制器的存储系统的简化框图。[0014]图2是图示根据本发明的实施例的图1的存储器件的配置的简化框图。[0015]图3是图示根据本发明的实施例的图2的存储器件的控制逻辑的简化框图。[0016]图4是图示根据本发明的实施例的操作存储器件的方法的流程图。[0017]图5是图示根据本发明的实施例的包括存储器件的存储系统的简化框图。[0018]图6是图示根据本发明的实施例的包括存储器件的计算系统的简化框图。具体实施方式[0019]本发明的各种实施例涉及一种能够更迅速地输出读取信息的半导体存储器件及其操作方法。本发明也可以展示改善的可靠性。[0020]尽管公开了本发明的具体实施例，然而本发明可以以各种不同的方式来实施，而不应该被解释为仅受限于本文所说明的实施例。相反地，这些实施例作为示例被提供以使得本公开将彻底且完整，并充分地将本发明的各个方面和特征传达给本发明所属的本领域技术人员。[0021]附图不一定成比例，在某些情况下，为了更清楚地图示实施例的各种元件，比例可能已经被夸大。例如，在附图中，为了便于说明，元件的尺寸和元件之间的间隔与真实的尺寸和间隔相比可以被夸大。[0022]应当理解，当描述一个元件是“耦接”或“连接”至另一元件时，该元件可以直接耦接或直接连接至该另一元件，或者经由第三元件而耦接或连接至该另一元件。相反地，应该理解当一元件被称作“直接连接至”或“直接耦接至”另一元件时，另一元件不插入两元件之间。描述部件之间关系的其它表述（即，“在……之间”和“直接在……之间”或“邻接至”和“直接邻接至”）应该用相同的方式来理解。[0023]将理解的是，虽然在本文中可以使用术语“第一”、“第二”和“第三”等来描述各种元件，但这些元件不受这些术语的限制。这些术语是用来将一个元件与另一元件区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称作第二元件或第三元件。[0024]本文中使用的术语仅用于描述特定实施例的目的，而非意在限制本发明。如本文中所用，除非上下文清楚地另外指出，否则单数形式意在也包括复数形式。还将理解的是，术语“包含”、“包含有”、“包括”和“包括有”在本说明书中使用时，表示所述元件的存在，但不排除一个或更多个其它元件的存在或添加。如本文中所用，术语“和或”包括一个或更多个相关联的列出项的任何组合和所有组合。[0025]除非另外定义，针对本公开，本文中所使用的所有术语包括技术术语和科学术语具有与本发明所属的领域技术人员通常所理解的意思相同的意思。还将理解的是，诸如在通用词典中定义的术语应当被解释为具有与本公开的上下文和相关领域中的意思一致的意思，而不以理想化或过度形式化的意义来解释，除非本文中明确如此定义。[0026]在下面的描述中，阐述了大量具体细节以提供对本公开的透彻理解。可以在无这些具体细节中的一些或全部的情况下实施本发明。在其它情况下，未详细描述公知的工艺结构和或工艺，以免不必要地混淆本发明。[0027]还应注意，在某些情况下，对相关领域技术人员明显的是：除非另外特别指出，否则结合一个实施例描述的一个元件也经常称为一个特征可以单独使用或者与另一实施例的其它元件组合使用。[0028]在下文中，将参照附图详细地描述本发明的各种实施例。[0029]图1是图示根据本发明的实施例的存储系统1000的简化框图。[0030]参考图1，存储系统1000可以包括储存设备1100和控制储存设备1100的主机1200。储存设备1100可以包括储存数据的存储器件1110和控制存储器件1110的存储器控制器1120〇[0031]主机1200可以通过使用接口协议诸如外围组件互连快速PCI-E、高级技术附件ATA、串行ATASATA、并行ATAPATA或串行连接SCSISAC与储存设备1100来通讯。然而，在主机12〇〇和储存设备1100之间的接口协议可以不受限于上述示例。主机1200和储存设备1100可以通过使用其它接口协议诸如通用串行总线USB、多媒体卡MMC、增强型小型磁盘接口（ESDI以及集成驱动电路IDE中的一种来彼此通讯。[0032]存储器控制器112〇可以控制储存设备1100的操作，其中包括在主机1200和储存设备1100之间的数据交换的控制。例如，控制器112〇可以响应于从主机1200接收的请求来控制读取操作、编程操作和擦除操作中的至少一种。[0033]存储器件1110可以是或包括双倍数据速率同步动态随机存取存储器DDRSDRAM、低功耗双倍数据速率4LPDDR4SDRAM、图形双倍数据速率（GDDRSDRAM、低功耗DDRLTODR、Rambus动态随机存取存储器RDRAM、电阻式随机存取存储器ReRAM、自旋转矩转移磁随机存取存储器STTMRAM、相变随机存取存储器PCRAM、快闪存储器等。在实施例中，存储器件1110可以是快闪存储器。[0034]图2是图示在图1中所示的存储器件1110的简化框图。存储器件111〇可以是快闪存储器。[0035]参考图2,存储器件1110可以包括用来储存数据的存储单元阵列1〇〇、外围电路200以及控制外围电路200的控制逻辑300。外围电路200可以被配置为执行在存储单元阵列100中储存数据的编程操作、将储存的数据从存储单元阵列100输出到主机HOST的读取操作、以及擦除在存储单元阵列100中储存的数据的擦除操作。[0036]存储单元阵列100可以包括多个存储块MB1到MBk，其中k是正整数。字线WL和位线BL1到BLI可以分别耦接到存储块MB1到MBk，其中I是正整数。字线WL中的每个可以耦接到存储块的每个。位线BL1到BLI可以共同耦接至存储块。尽管在图2中未图示，除字线WL之外，源极选择线、漏极选择线或管线可以耦接至存储块MB1到MBk中的每个存储块。[0037]外围电路200可以包括多个电路，所述多个电路包括电压发生器210、行解码器22〇、页缓冲器单元230、列解码器240、输入输出电路250以及电流感测电路260。[0038]电压发生器210可以产生各种操作电压Vop并将它们传送到行解码器220。所述电压Vop可以响应于操作信号0P_CMD用来执行编程操作、读取操作或擦除操作。例如，操作电压Vop可以是或包括编程电压、读取电压、擦除电压、通过电压和导通电压。[0039]行解码器220可以响应于行地址RADD将操作电压Vop提供给耦接到选中的存储块的字线WL。尽管在图2中未示出，行解码器220可以响应于行地址RADD将操作电压Vop提供给源极选择线、漏极选择线或管线。[0040]页缓冲器单元230可以包括多个页缓冲器PB1到PBI。每个页缓冲器PB1到PBI可以分别耦接到位线BL1到BLI。页缓冲器PB1到PBI可以响应于从控制逻辑300接收的页缓冲器控制信号PBSIGNALS来操作。例如，页缓冲器PB1到PBI可以在读取操作或验证操作期间，临时储存经由位线BL1到BLI接收到的数据或者位线BL1到BLI中的感测电压或感测电流。验证操作可以包括在编程操作和擦除操作期间执行的验证操作。[0041]列解码器240可以响应于从控制逻辑300接收到的列地址CADD，在输入输出电路250和页缓冲器单元230之间传送数据。例如，列解码器240可以经由页线PL而与页缓冲器PB1到PBI交换数据，或者可以经由列线CL而与输入输出电路25〇交换数据。[0042]输入输出电路250可以将从如图1所示的存储器控制器1120接收到的命令CMD和地址ADD传送到控制逻辑300，或与列解码器240交换数据DATA。此外，输入输出电路250可以输出从控制逻辑300接收到的读取信息READ_ID。[0043]在读取操作或验证操作期间，电流感测电路260可以响应于从控制逻辑300接收到的允许比特位VRY_BIT来产生参考电流，并且将从页缓冲器单元230检测到的感测电压VPB与参考电流比较以输出通过信号PASS或失败信号FAIL。[0044]控制逻辑300可以响应于命令CMD和地址ADD，通过输出操作信号0P_CMD、行地址RADD、页缓冲器控制信号^SIGNALS、允许比特位VRY_BIT以及读取信息READ_ID来控制外围电路200。此外，控制逻辑300可以响应于通过信号PASS或失败信号FAIL来判断验证操作是通过还是失败。控制逻辑300可以响应于来自图1所示的存储器控制器1120的请求来储存关于存储器件1110的各种信息并且输出储存的信息。例如，控制逻辑300可以储存存储器件1110的产品信息并且产生可以根据待执行操作而改变的可变信息。当接收到用来输出读取信息的命令CMD时，控制逻辑300可以通过将与产品信息对应的固定码和与可变信息对应的逻辑码组合来产生读取信息READ_ID,并且将读取信息READ_ID输出到输入输出电路。[0045]图3是图示根据本发明的实施例的控制逻辑300的简化框图。[0046]参考图3,控制逻辑300可以包括固定码储存单元310、逻辑码发生单元320、使能信号发生单元330以及输出单元340。[0047]固定码储存单元310可以是用来储存与存储器件1110的产品信息对应的固定码FIX_C0DE的储存单元。固定码FIX_C0DE可以是不变的码，而不管存储器件1110的操作和状态如何。例如，固定码FIX_C0DE可以包括存储器件1110的制造信息和规格信息，并且在存储器件1110的制造过程期间被储存在固定码储存单元310中。[0048]逻辑码发生单元320可以是用于产生和储存可根据存储器件1110的操作和状态而改变的逻辑码L0GIC_C0DE的信息发生单元。例如，逻辑码L0GIC_C0DE可以包括关于由存储器件1110执行的各种操作所用的电压的信息、循环数以及坏块信息。循环数可以是指被执行的擦除操作和编程操作的次数。逻辑码logic_code可以根据存储器件1110的操作期间发生的变化来更新。[0049]使能信号发生单元330可以响应于接收到的用来输出读取信息READ_ID的命令CMD而产生使能信号EN。[0050]输出单元340可以响应于从使能信号发生单元接收到的使能信号EN，来分别从固定码储存单元310和逻辑码发生单元接收固定码FIX_C0DE和逻辑码L0GIC_C0DE。输出单元340可以通过将固定码FIX_⑶DE与逻辑码LOGIC_CODE组合来产生读取信息READ_ID。此外，输出单元340可以根据内部时钟来输出读取信息READ_ID。输出单元340可以是或者包括多路复用器。输出单元340和逻辑码发生单元320可以经由全局数据线而彼此耦接。逻辑码发生单元320可以经由全局数据线将逻辑码L0GIC_C0DE传送到输出单元340。[0051]输出单元340可以根据单个内部时钟来输出读取信息READ_ID，而不是根据不同时钟来输出固定码FIX_C0DE和逻辑码L0GIC_C0DE。因此，输出单元340可以输出读取信息READ_ID，而不受在控制逻辑300中正在执行的另一操作的速度和时序的限制。例如，当控制逻辑300响应于内部时钟来操作时，输出单元340也可以响应于内部时钟来输出读取信息READ_ID。因此，输出单元340可以快速输出包括固定码FIX_C0DE和逻辑码L0GIC_C0DE的读取信息READ_ID，而不管另一操作如何。[0052]根据上述实施例，固定码储存单元31〇、逻辑码发生单元320、使能信号发生单元330以及输出单元340可以被包括在控制逻辑300中。然而，在另一实施例中，固定码储存单元310、逻辑码发生单元320、使能信号发生单元330以及输出单元340中的至少一个可以被设置在控制逻辑300外部。[0053]图4是图示根据本发明的实施例的操作存储器件111〇的方法的简化流程图。[0054]参考图4，当如图2中所示的存储器件1110接收到如图2中所示的用来输出读取信息的命令CMD时，在步骤S400处，在图3中所示的使能信号发生单元330可以产生使能信号EN。产生的使能信号EN可以被传送到如图3中所示的输出单元340。[0055]在步骤S410处，如图3中所示的输出单元340可以响应于使能信号EN来接收固定码FIX_C0DE和逻辑码L0GIC_XDE。固定码FIX_C0DE可以从如图3中所示的固定码储存单元310来输出，而逻辑码L0GIC_C0DE可以从如图3中所示的逻辑码发生单元320来输出。[0056]随后，在步骤S420处，输出单元340可以通过将固定码HX_C0DE与逻辑码LOGIC_CODE组合，来产生如图3所示的读取信息READ_ID。[0057]在步骤S430处，输出单元340可以输出产生的读取信息READ_ID。例如，从输出单元340输出的读取信息READ_ID可以被传送到如图2所示的输入输出电路25〇，而且输入输出电路250可以将接收到的读取信息READ_ID输出到如图1所示的存储器控制器1120。[0058]图5是图示根据本发明的实施例的包括存储器件111〇的存储系统3000的简化框图。由于该存储器件1110可以与图2所示的存储器件1110以实质上相同的方式来配置，所以将省略其详细描述。[0059]参考图5,存储系统3000可以包括存储器控制器3100和存储器件1110。存储器控制器3100可以被配置为控制存储器件1110。静态随机存取存储器SRAM3110可以用作中央处理单元CPU3120的工作存储器。主机接口3130主机IF可以包括耦接到存储系统3000的主机的数据交换协议。在存储器控制器31〇〇中设置的错误校正电路ECC3140可以检测和校正从存储器件1110读取的数据中的错误。半导体接口3150可以与存储器件1110交互。所述CPU3120可以对存储器控制器3100的数据交换执行控制操作。此外，尽管未在图5中图示，用于储存与主机交互的编码数据的只读存储器ROM可以设置在存储系统3000中。所述控制器3100的各种电路可以与内部总线链接在一起。[0060]存储系统3000可以被应用到计算机、超移动PCUMPC、工作站、上网本、个人数字助理PDA、便携式电脑、网络平板、无线电话、移动电话、智能电话、数码相机、数字录音机、数字音频播放器、数字图片记录仪、数字图片播放器、数字录像机、数字视频播放器、在无线环境下发送和接收信息的设备、组成家庭网络的各种设备等的一种。[0061]图6是图示根据本发明的实施例的包括存储器件111〇的计算系统4〇〇〇的简化框图。由于该存储器件与图2所示的存储器件1110以实质上相同的方式来配置，所以将省略其详细描述。[0062]参考图6,计算系统4000可以包括电耦接到总线4300的存储器件1110、控制器4100、调制解调器4200、微处理器4400以及用户接口4500。当计算系统4000是移动设备时，可以额外提供用于供应计算系统4〇〇〇的操作电压的电池妨〇〇。计算系统4000可以包括应用芯片组未示出）、照相机图像处理器未示出）、移动DRAM未示出）等。[0063]存储器控制器4100和半导体器件1000可以是SSD的组件。[0064]存储器控制器4100和存储器件1110可以使用各种封装体来安装，其中各种封装体包括:例如，诸如层叠式封装POP、球栅阵列BGA、芯片级封装CSP、塑料引线芯片载体PLCC、塑料双列直插式封装PDIP、华夫包式裸片、晶圆形式裸片、板上芯片COB、陶瓷双列直插式封装CERDIP、塑封四边扁平封装MQFP、薄型四边扁平封装TQFP、小外型集成电路S0IC、收缩型小外型封装SS0P、薄型小外型封装TS0P、系统级封装SIP、多芯片封装MCP、晶圆级制造封装WFP、晶圆级处理层叠封装WSP等封装体。[0065]根据本发明的实施例，通过使用单个时钟来输出可根据存储器件的操作状态而变化的可变信息以及不变的产品信息，读取信息可以被迅速输出，而不受操作速度和时序的限制。[0066]对本领域技术人员将明显的是，在不脱离本发明的精神和范围的情况下，可以对本发明的上述示例性实施例做出各种修改。因此，只要这种修改落入所附权利要求及其等价物的范围内，本发明就涵盖了所有这种修改。

权利要求：I.一种存储器件，包括：使能信号发生单元，其响应于命令而产生使能信号；储存单元，其储存存储器件的产品信息；信息发生单元，其产生存储器件的可变信息；以及输出单元，其响应于使能信号而将来自储存单元的产品信息与来自信息发生单元的可变信息组合，以及输出组合信息。2.如权利要求1所述的存储器件，其中，所述产品信息不改变，而不管存储器件的操作和或状态如何。3.如权利要求1所述的存储器件，其中，所述产品信息包括存储器件的制造信息和规格信息中的至少一种。4.如权利要求1所述的存储器件，其中，在存储器件的制造过程期间，所述产品信息被储存在储存单元中。5.如权利要求1所述的存储器件，其中，所述可变信息包括根据存储器件的操作和或状态而变化的信息。6.如权利要求1所述的存储器件，其中，所述可变信息包括关于由存储器件执行的各种操作所用的电压的电压信息、循环数信息以及坏块信息中的至少一种。7.如权利要求1所述的存储器件，其中，所述使能信号发生单元响应于用来输出组合信息的命令来输出使能信号。8.如权利要求1所述的存储器件，其中，所述输出单元响应于使能信号来接收产品信息和可变信息，以及通过将产品信息与可变信息组合来输出组合信息。9.如权利要求1所述的存储器件，其中，所述输出单元响应于单个内部时钟来输出组合信息。10.如权利要求1所述的存储器件，其中，所述存储器件是快闪存储器。II.如权利要求1所述的存储器件，其中，所述储存单元是固定码储存单元，而所述信息发生单元是逻辑码发生单元。12.—种存储器件，包括：多个存储块，其储存数据；外围电路，其对所述多个存储块执行编程操作、读取操作和擦除操作中的至少一种；以及控制逻辑，其控制外围电路，其中，控制逻辑响应于命令而将存储器件的产品信息与存储器件的可变信息组合，以及响应于单个内部时钟而输出组合信息。13.如权利要求12所述的存储器件，其中，所述控制逻辑包括：使能信号发生单元，其响应于命令而产生使能信号；储存单元，其储存产品信息；信息发生单元，其产生逻辑码；以及输出单元，其响应于使能信号而将产品信息与可变信息组合，以及输出组合信息。14.如权利要求12所述的存储器件，其中，所述产品信息不改变，而不管存储器件的操作和状态如何，并且所述产品信息包括存储器件的制造信息和规格信息中的至少一种。15.如权利要求12所述的存储器件，其中，在存储器件的制造过程期间，所述产品信息被储存在控制逻辑中。16.如权利要求12所述的存储器件，其中，可变信息包括根据存储器件的操作和或状态而变化的信息。17.如权利要求12所述的存储器件，其中，可变信息包括关于由存储器件执行的各种操作所用的电压的电压信息、循环数信息以及坏块信息中的至少一种。18.—种操作存储器件的方法，所述方法包括：储存存储器件的产品信息；产生存储器件的可变信息；通过将产品信息与可变信息组合来产生读取信息；以及响应于存储器件的单个内部时钟来输出组合信息。19.如权利要求18所述的方法，其中，所述产品信息被维持而不管存储器件的操作和或状态如何，而可变信息通过存储器件的操作来更新。2〇•如权利要求18所述的方法，其中，所述产品信息包括存储器件的制造信息和规格信息中的至少一种；以及其中，所述可变信息包括关于由存储器件执行的各种操作电压所用的电压的电压信息、循环数信息以及坏块信息中的至少一种。

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