申请/专利权人：龙芯中科技术股份有限公司

申请日：2016-05-27

公开（公告）日：2021-02-26

公开（公告）号：CN107437945B

主分类号：H03M9/00(20060101)

分类号：H03M9/00(20060101)

优先权：

专利状态码：有效-授权

法律状态：2021.02.26#授权;2017.12.29#实质审查的生效;2017.12.05#公开

摘要：本发明提供一种并串转换电路，包括：反相器和N个动态触发器；N与接收到的并行数据的位数相同；N个动态触发器的输出端均与反相器的输入端连接；第n个动态触发器的数据接收端接收N位并行数据中的第n位数据，第n个动态触发器的时钟信号接收端接收第n个时钟信号；其中，各时钟信号的时钟周期均与N位并行数据的更新周期相同，且各时钟信号的高电平不交叠，各动态触发器的电路结构中不包括反相器，n的取值为从1至N的正整数。本发明提供的并串转换电路，简化了并串转换电路的结构，降低了路径上的时序要求并减少了电路所占面积。

主权项：1.一种并串转换电路，其特征在于，包括：反相器和N个动态触发器；所述N与接收到的并行数据的位数相同；所述N个动态触发器的输出端均与所述反相器的输入端连接；第n个所述动态触发器的数据接收端接收N位并行数据中的第n位数据，第n个动态触发器的时钟信号接收端接收第n个时钟信号；其中，各所述时钟信号的时钟周期均与所述N位并行数据的更新周期相同，且各所述时钟信号的高电平不交叠，各所述动态触发器的电路结构中不包括反相器，n的取值为从1至N的正整数；各所述时钟信号的高电平时长均占所述N位并行数据的更新周期的N分之1；所述N个动态触发器各自对应的时钟信号依次处于高电平；其中，当N等于2时，第一动态触发器的数据接收端接收两位并行数据中的数据1，时钟信号接收端接收时钟+，第二动态触发器的数据接收端接收两位并行数据中的数据2，时钟信号接收端接收时钟-，时钟+和时钟-互为差分信号，当时钟+处于高电平时，第一动态触发器将数据1输出，此时时钟-处于低电平，第二动态触发器无法提供驱动，不能输出数据2，当时钟+处于低电平时，时钟-处于高电平，此时第二动态触发器将数据2输出至反相器，而第一动态触发器没有驱动，不能输出数据1。

全文数据：并串转换电路技术领域[0001]本发明涉及计算机领域，尤其涉及一种并串转换电路。背景技术[0002]在集成电路领域中，芯片中处理器在处理数据时，通常采用多位二进制数并行的方式进行数据处理以提高运算能力，但是芯片在对外输出数据时，芯片的每个管脚只能输出一位数据。管脚越多则会导致芯片面积越大，而芯片面积与芯片的制作花销成正比，因此为节约经费，输出的并行数据到达芯片的管脚前，需经过一个并串转换电路，得到串行数据，再将串行数据通过一个管脚输出，从而降低管脚需求量。[0003]图1为现有的8转1并串转换电路的原理图，图2为图1中的A区域的电路结构示意图。如图1和图2所示，现有并串转换电路通常为由多级二选一选择器MUX构成的树形结构图1中以8位并行数据转换为1位串行数据为例）。每个MUX可以将并行的两位数据在该MUX的两个时钟周期内转换为串行的数据输出，因此，MUX的时钟频率需为并行数据的更新频率的两倍。随着树形结构层级的增多、MUX数量的增多，数据需经过的路径越长，为保证各数据严格按照顺序输出，并串转换电路中各路径上的时序要求较高，而且如模块A所示，需在转换路径上增加触发器和锁存器来保证并串转换时的时序，故导致电路所占面积增大；因此现有的并串转换电路存在时序要求严格、面积较大的问题。发明内容[0004]本发明提供一种并串转换电路，用以解决现有的并串转换电路存在时序要求严格、面积较大的问题。[0005]本发明一方面提供一种并串转换电路，包括:反相器和N个动态触发器;所述N与接收到的并行数据的位数相同；[0006]所述N个动态触发器的输出端均与所述反相器的输入端连接；[0007]第n个所述动态触发器的数据接收端接收N位并行数据中的第n位数据，第n个动态触发器的时钟信号接收端接收第n个时钟信号；[000S]其中f所述时钟信号的时钟周期均与所述N位并行数据的更新周期相同，且各所述时钟信号的高电平不交叠，各所述动态触发器的电路结构中不包括反相器，n的取值为从1至N的正整数。[0009]如上所述的并串转换电路，各所述时钟信号的高电平时长均占所述m立并行数据的更新周期的N分之1。[0010]如上所述的并串转换电路，所述N个动态触发器各自对应的时钟信号依次处于高电平。[0011]本发明提供的并串转换电路，由N个输出端连接的动态触发器连接一个反相器构成，通过为N个动态触发器提供高电平不交叠的N个时钟信号，控制N个动态触发器依次导通，按顺序依次输出N个数据，进而实现柯立并行数据的并串转换。本发明提供的并串转换电路无需设置选择器以在多个动态触发器的输出数据中选择要输出的数据，也无需设置锁存器以保存时钟信号为高电平时动态触发器输出的数据，简化了并串转换电路的结构，降低了路径上的时序要求并减少了电路所占面积。同时，该电路可以实现任意位数的并行数据的并串转换，而现有的树形并串转换电路仅能实现2的指数幂位数的并行数据的并串转换，该电路具有较大的适用范围。[0012]本发明另一方面还提供一种并串转换电路，包括:两个M转一并串转换电路，以及一个二转一并串转换电路，所述M为大于等于2的整数，所述M转一并串转换电路为如权利要求1所述的并串转换电路，其中N=M，所述二转一并串转换电路为如权利要求丨所述的并串转换电路，其中N=2;[00131所述两个M转一并串转换电路的2M个数据接收端分别接收2M位并行数据中的一位数据，两个所述M转一并串转换电路的两个数据输出端分别与所述二转一并串转换电路的两个数据接收端中的一个数据接收端连接；[0014]所述两个M转一并串转换电路的观个时钟信号接收端分别接收2M个第一时钟信号中的一个时钟信号，所述二转一并串转换电路的两个时钟信号接收端分别接收两个第二时钟信号中的一个时钟信号；[0015]所述2M个第一时钟信号的时钟周期均与所述2M位并行数据的更新周期相同，且所述2M个第一时钟信号中的各时钟信号的高电平不交叠，所述两个第二时钟信号的时钟周期均为所述2M位并行数据的更新周期的M分之一，且所述两个第二时钟信号中的各时钟信号的高电平不交叠。[0016]如上所述的并串转换电路，所述2M个第一时钟信号的高电平时长均占所述2M位并行数据的更新周期的2M分之1。[0017]如上所述的并串转换电路，所述两个第二时钟信号互为差分时钟信号。[0018]如上所述的并串转换电路，所述两个M转一并串转换电路中的第一M转一并串转换电路中包括的M个动态触发器分别记为第2i-l个动态触发器，第二]y[转一并串转换电路中包括的M个动态触发器分别记为第2i个动态触发器，其中i的取值为从〖至!^的所有正整数；[0019]所述第j个动态触发器的数据接收端用于接收所述2M位并行数据中的预设第j个输出的数据，^述第j个动态触发器的时钟信号接收端用于接收所述2M个第一时钟信号中的第j个处于高电平的第一时钟信号，以使所述两个M转一并串转换电路将所述2M位并行数据按照预设输出顺序依次发送到所述二转一并串转换电路;其中，j的取值为从丨至2m的所有正整数；[0020]所述二转一并串转换电路的两个动态触发器中的第一输出动态触发器的数据接收端，用于接收所述第一M转一并串转换电路的反相器输出的数据，第二输出动态触发器的数据接收端，用于接收所述第二M转一并串转换电路的反相器输出的数据，以使所述二转一并串转换电路将所述2M位并行数据按照所述预设输出顺序依次输出；其中，所述第一输出动态触发器的时钟信号接收端接收所述两个第二时钟信号中的先处于高电平的第二时钟信号。[0021]通过将一个2M转一并串转换电路分成两个M转一并串转换电路和一个二转一并串转换电路，可减少连接在同一个反相器的输入端的动态触发器的个数，以降低反相器输入端的寄生电容，进而降低寄生电容对反相器处理速度的影响，达到确保并串转换电路处理速皮的目的。[0022^本发明再一方面还提供一种并串转换电路，包括:两个M转一并串转换电路，以及二个^转一、并串转换电路，所述M为大于等于2的整数，所述一并串转换电路为如权利要求1所述的并串转换电路，其中N=M，所述二转一并串转换电路为如权利要求i所述的并串转换电路，其中N=2;[0023]所述两转一并串转换电路的2M个数据接收端分别接收2M位并行数据中的一位数据，两个所述M转一并串转换电路的两个数据输出端分别与所述二转一并串转换电路的两个数据接收端中的一个数据接收端连接；[0024]各所述M转一并串转换电路的M个时钟信号接收端分别接收M个第一时钟信号中的一个时钟信号，所述二转一并串转换电路的两个时钟信号接收端分别接收两个第二时钟信号中的一个时钟信号；[0025]所述第一时钟信号的时钟周期均与所述2M位并行数据的更新周期相同，且所述M个第一时钟信号中的各时钟信号的高电平不交叠，所述两个第二时钟信号的时钟周期均为所述2M位并行数据的更新周期的M分之一，且所述两个第二时钟信号中的各时钟信号的高电平不交叠。[0026]如上所述的并串转换电路，所述M个第一时钟信号的高电平时长均占所述2M位并行数据的更新周期的M分之1。[0027]如上所述的并串转换电路，所述两个第二时钟信号互为差分时钟信号。[00281如上所述的并串转换电路，所述两个M转一并串转换电路中的第一M转一并串转换电路中包括的M个动态触发器分别记为第个动态触发器，第二]^转一并串转换电路中包括的M个动态触发器分别记为第2i个动态触发器，其中i的取值为从丨至!^的所有正整数；[00291所述第j个动态触发器的数据接收端用于接收所述2M位并行数据中的预设第j个输出的数据，其中，j的取值为从1至2M的所有正整数；[0030]所第2i_l个动态触发器的时钟信号接收端用于接收所述M个第一时钟信号中的第i个处于高电平的第一时钟信号，所述第2i个动态触发器的时钟信号接收端用于接收所述M个第一时钟信号中的第i个处于高电平的第一时钟信号；[00311所述二转一并串转换电路的两个动态触发器中的第一输出动态触发器的数据接收端，用于接收所述第一M转一并串转换电路的反相器输出的数据，第二输出动态触发器的数据接收端，用于接收所述第二M转一并串转换电路的反相器输出的数据，以使所述二转一并串转换电路将所述2M位并行数据按照所述预设输出顺序依次输出；其中，所述第一输出动态触发器的时钟信号接收端接收所述两个第二时钟信号中的先处于高电平的第二时钟信号。[0032]通过采用M个第一时钟信号为两个M转一并串转换电路同时提供时钟，可减少并串转换电路所需时钟个数，降低时钟系统复杂度。附图说明[0033]为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。[0034]图1为现有的8转1并串转换电路的原理图；[0035]图2为图1中的A区域的电路结构示意图；[0036]图3为本发明提供的并串转换电路实施例一的结构示意图；[0037]图4为图3所示的并串转换电路的输入时钟信号的时序图；[0038]图5为本发明提供的并串转换电路实施例二的电路结构示意图；[0039]图6为本发明提供的并串转换电路实施例三的电路结构示意图；[0040]图7为本发明提供的并串转换电路实施例四的电路结构示意图。具体实施方式[0041]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。[0042]如图1和图2所示，现有并串转换电路在进行并串转换时（以八转一为例），根据需求建立由多个MUX组成的多层级的树形并串转换电路，电路中的每个转换路径都较长，各转换路径的时序要求较为严格，需在转换路径上加入动态触发器和锁存器来保证时序。图i中的模块A示意性的示出了增加了动态触发器和锁存器后的路径。图2为模块A的电路结构示意图，图中各动态触发器、锁存器、选择器、反相器均由金属M氧化物〇半导体S场效应晶体管，即M0S管，组成。图中用虚线将电路结构依功能进行划分，A1模块为动态触发器，可在输入的时钟信号时钟+为高电平时，将动态触发器接收到的输入数据数据〇输出。A2和A3模块为动态触发器和缓存器，并将动态触发器结构中的反相器连接在了缓存器之后，若动态触发器结构中不包含反相器则动态触发器将输入的数据反相输出，例如输入为!则输出为0〇A2模块可在输入的时钟信号（时钟+为高电平时，将动态触发器接收到的输入数据数据1反相输出。A4模块为二选一选择器，具有两个数据输入端分别接收“模块输出的数据0和A2和A3模块输出的数据1和两个时钟信号输入端分别接收时钟+和时钟-，时钟+和时钟-为差分时钟，即时钟+为高电平时，时钟-为低电平，时钟+为低电平时，时钟—为高电平），选择器可在时钟+为高电平时输出数据〇,在时钟-为高电平时输出数据+。由于动态触发器仅在输入的时钟信号为高电平时能提供驱动将输入数据输出，当输入的时钟信号为低电平时没有驱动，仅能依靠触发器内部电路中存储的电荷保持正确的输出，此时输出不稳定，无法输出准确数据。因此，当时钟+为高电平时，选择器可接收到模块A1正常输出的数据0,当时钟-为高电平时，模块A3无法正常输出数据1，故需要在模块A3之后，增加缓冲器。缓存器用于将当前高电平输入的数据1在下一高电平输出，起到了存储的功能。因此，模块A在时钟+为高电平时，接收数据0和数据1，由选择器将数据0输出，同时，将数据丨存储在缓存器中，故在时钟+为低电平时，即时钟-为高电平时，选择器可将缓存器中的数据丨输出。上述并串转换电路存在结构复杂，面积大，且时钟约束较为严格的问题。[0043]为解决上述问题，本发明提供一种并串转换电路，考虑到现有的动态触发器仅在时钟信号处于高电平时能提供有效的数据输出信号，可采用N个输出端连接的动态触发器，并为N个动态触发器提供高电平不交叠的N个时钟信号，控制N个动态触发器依次导通，按顺序依次输出N个数据，进而实现并行数据的并串转化，进而无需设置选择器以在多个动态触发器的输出数据中选择要输出的数据，也无需设置锁存器以保存时钟信号为高电平时动态触发器输出的数据，简化了并串转换电路的结构，降低了路径上的时序要求并减小了面积。[0044]下面采用具体的实施例对本发明提供的并串转换电路进行详细说明。[0045]图3为本发明提供的并串转换电路实施例一的结构示意图。图4为图3中的并串转换电路的输入时钟信号的时序图（图4以4位并行数据为例）。如图3和图4所示，并串转换电路包括:反相器301和N个动态触发器302，N与接收到的并行数据的位数相同；[0046]N个动态触发器302的输出端均与反相器301的输入端连接;第n个动态触发器302的数据接收端接收N位并行数据中的第n位数据，第n个动态触发器302的时钟信号接收端接收第n个时钟信号；[W47]其中，各时钟信号的时钟周期均与N位并行数据的更新周期相同，且各时钟信号的高电平不交叠，各动态触发器的电路结构中不包括反相器，n的取值为从1至N的正整数。[0048]具体的，当并行数据为N位时，需采用包括N个动态触发器的并串转换电路将N位的并行数据转化为串行数据。N个动态触发器的输出端连接在一个节点上，通过N个时钟信号控制N个动态触发器依次导通，将数据从该节点输出，从而实现并串转换。考虑到各动态触发器中的反相器仅用于实现将数据取反的功能，故可将N个动态触发器中的N个反相器去除，仅采用一个反相器来实现数据的取反功能。本发明以下各实施例中的动态触发器均为去除了反相器之后的动态触发器，不再赘述。[0049]示例性的，在N个高电平互不交叠的时钟信号中，N个动态触发器各自对应的时钟信号依次处于高电平，则可实现N各动态触发器的依次导通。如图4所示，以4个时钟信号第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号为例，四个时钟信号的高电平依次到来，且各自高电平均不重合，即在任意时刻，仅有一个时钟信号处于高电平，示例性的，各高电平的持续时长可以不同，也可以相同。具体的，在具体使用该并串转换电路时，规定N个动态触发器中的第n个动态触发器的数据接收端接收N位并行数据中的第n位数据，时钟信号接收端接收第n个时钟信号，通过控制N个时钟信号按从1至N的顺序依次处于高电平，即可控制N个动态触发器按从1至N的顺序依次输出N位并行数据中的第1位至第n位数据。可选的，N位并行数据中的第n位数据为从并行数据的最高位算起，可选的，也可为从最低位算起，n的取值为从1至N的正整数。[0050]其中，N个时钟信号的时钟周期均与N位并行数据的更新周期相同，即N个数据在一次并行数据周期内刚好被转换完成。可选的，各时钟信号的高电平时长可相同，均占N位并行数据的更新周期的N分之1。图4以N为4为例，示意性的示出4个时钟信号的时序图。第一至第四时钟信号的时钟频率均与并行数据的更新时钟的时钟频率相同，第一至第四时钟信号的高电平均占更新时钟的时钟周期的14,从而保证在串行数据输出时没有数据遗漏，也没有重复多输出数据。[0051]示例性的，以N等于2为例，对本发明提供的并串转换电路的电路结构图进行详细说明，N取其他值时的电路结构与N为2时的电路结构的原理相同，本发明不再赘述。图5为本发明提供的并串转换电路实施例二的电路结构示意图。图中用虚线将电路结构依功能进行示意性的划分，如图5所示，包括:一个反相器和两个动态触发器，反相器和两个动态触发器构成一个二转一并串转换电路，该电路可用于将两位的并行数据转化为串行数据。LUUWJ其中，弟一动态触发器的数据接收端接收两位并行数据中的数据1，时钟信号接收^接收时钟+，第二动态触发器的数据接收端接收两位并行数据中的数据2,时钟^号接收端接收时钟-，时钟+和时钟-互为差分信号。当时钟+处于高电平时，第一动态触发器将数据1输出，此时时钟-处于低电平，第二动态触发器无法提供驱动，不能输出数据2，当时钟+处于低电平时，时钟-处于高电平，此时第二动态触发器将数据2输出至反相器，而第一动态触发器没有驱动，不能输出数据1。通过控制时钟+和时钟_的高电平的先后顺序，即可控制数据1和数据2的输出顺序。C〇〇53]根据图^可直接得出，本发明提供的并串转换电路相比现有技术的并串转换电路如图1和图2所示），减少了缓存器和比较器，同时还减少了各动态触发器中的反相器，且当N的值越大，减少的动态触发器中的反相器越多。’D〇54]本发明提供的并串转换电路，为N个输出端连接的动态触发器连接一个反相器，并为N个动态触发器提供高电平不交叠的N个时钟信号，控制N个动态触发器依次导通，按顺序依次输出N个数据，进而实现并行数据的并串转换;无需设置选择器以在多个动态触发器的输出数据中选择要输出的数据，也无需设置锁存器以保存时钟信号为髙电平时动态触发器输出的数据，简化了并串转换电路的结构，降低了路径上的时序要求，并减小了电路所占面积。同时，本发明提供的并串转换电路可以实现任意位数的并行数据的并串转换，而现有的树形并串转换电路仅能实现2的指数幂位数的并行数据的并串转换，扩大了适用范围。[°055]当^动态触发器的输出端连接在同一个反相器的输入端时，N越大，反相器输入端的寄^电容越大，会进一步影响反相器的处理速度。因此，为确保反相器的处理速度，以2M位并行数据为例M为大于等于2的整数），本发明提供以下可行的实现方式，以减少连接在同一个反相器的输入端的动态触发器的个数。[0056]—种可行的实现方式：[0057]JS6,本发明提供的并串转换电路实施例三的电路结构示意图，图6以M*4为例，如图6所示，采用两个M转一并串转换电路，以及一个二转一并串转换电路，构成现位并行数据的并串转换电路。其中，M转一并串转换电路为如上述实施例所述的N等于M的并串转换电路，二转一并串转换电路为如上述实施例所述的N等于2的并串转换电路；[0058]两个M转一并串转换电路的2M个数据接收端分别接收2M位并行数据中的一位数据，两个M转一并串转换电路的两个数据输出端分别与二转一并串转换电路的两个数据接收端中的一个数据接收端连接；[0059]^个1转一并串转换电路的2M个时钟信号接收端分别接收2M个第一时钟信号中的一个时钟佞号，二转一并串转换电路的两个时钟信号接收端分别接收两个第二时钟信号中的一个时钟信号；[0060]观个第一时钟信^的时钟周期均与2M位并行数据的更新周期相同，且洳个第一时钟信号中的各时钟信号的高电平不交叠，两个第二时钟信号的时钟周期均为2||1位并行数据的更新周期的M分之一，且两个第二时钟信号中的各时钟信号的高电平不交叠。[0061]可选的，2M个第一时钟信号的高电平时长均占2M位并行数据的更新周期的2M分之1。可选的，两个第二时钟信号互为差分时钟信号。[0062]可选的，两个M转一并串转换电路中的第一m转一并串转换电路中包括的M个动态触发器分别记为第2i-l个动态触发器，第二M转一并串转换电路中包括的1^个动态触发器分别记为弟2i个动态触发器，其中i的取值为从1至iv[的正整数，示例性的，第一m转一并串转换电路中包括第1个动态触发器、第3个动态触发器第2M-1个动态触发器，第二M转一并串转换电路中包括第2个动态触发器、第4个动态触发器……第2M个动态触发器；[0063]第j个动态触发器的数据接收端用于接收2M位并行数据中的预设第j个输出的数据，第j个动态触发器的时钟信号接收端用于接收2M个第一时钟信号中的第j个处于高电平的第一时钟信号，以使两个M转一并串转换电路将观位并行数据按照预设输出顺序依次发送到二转一并串转换电路;其中，j的取值为从丨至]!^的所有正整数；[0064]二转一并串转换电路的两个动态触发器中的第一输出动态触发器的数据接收端，用于接收第一M转一并串转换电路的反相器输出的数据，第二输出动态触发器的数据接收端，用f接收第二M转一并串转换电路的反相器输出的数据，以使二转一并串转换电路将观位并行数据按照预设输出顺序依次输出；其中，第一输出动态触发器的时钟信号接收端接收两个第二时钟信号中的先处于高电平的第二时钟信号。[0065]具体的，以M等于4为例，在实现八转一的并串转换时，两个四转一并串转换电路的数据接收端分别接收八位并行数据中的4个奇数位数据和4个偶数位数据，。其中，两个四转一^^串转换电路中的第一四转一并串转换电路中包括第丨个、第3个、第5个、第7动态触发器，第二四转一并串转换电路中包括第2个、第4个、第6个、第8个动态触发器；[0066]第j个动态触发器的数据接收端接收八位并行数据中的预设第j个输出的数据，第j个$态触发器的时_钟信号接收端接收八个第一时钟信号中的第」.个处于高电平的第」时钟f曰以使8位并行数据能够按照预设输出顺序依次发送到二转一并串转换电路中.宜j的取值为从1至8的所有正整数；伏吧食个’、十_7]U串转触路傭两个动細发器，记为第9个动細发獅細个动态触发器。其中第9个动态触发器的时钟信号接收端，接收先处于高电平的第二时10个动态職獅晴信号触端，触后好高电平的第二_信号;对应的个f的数懸收端，接收第—四转一并串转换电路的反相器输出的麵，即预设第1个轭出的麵、预设第3个输出的数据、预设第5个输出的数据、预设第7个输出的数^触发麵麵娜C端，接收第二四转—并雜触細反概输出的麵，即预设第2个输出的数据、预设第6个输出的数据、预设第8个输出^勺数=Lr^位并碰据到来时，第1个第—时钟信号首先控制第—四转—并串转换电路的口预=1个，并传输给二转—并串转换电路，然后，第2个第—时钟信并，电路;在第3个第-时钟信号处于高电平之前，二转电:^曰可分别处于咼电平，控制二转一并串转换电路的反相器先后输出预设第1个输出的数1ST个第个输出的数据至预设第8个输出的数据的输出麵营锁1又第1丨、第2|、fej出的数据的知出原理相同，本发明不再赘述。L006!L上述实施例考虑到二转—并串转换电路将两个数据接收端接收到的数据依次输并通腦奇碰醜獅舰位的数据。_]图7为本发明提供的并串转换电路实施例四的电路结构示意图。图7仍以M为4为例，土图7所示，2M$并行数据的并串转换电路与第一种可行的实现方式棚，仅输入的时。通过米用1个第一时钟信号为两个祕转一并串转换电路同时提供时钟，可减少并串转换电路所需时钟个数，降低时钟系统复杂度。该并串转换电路中：[0072]1^各1转一并串转换电路的M个时钟信号接收端分别接收M个第一时钟信号中的一个时钟彳曰可，一转一并串转换电路的两个时钟信号接收端分别接收两个第二时钟信号中的一个时钟信号；[0073]M个第-时钟信号的时钟周期均与现位并行数据的更新周期相同，且M个第一时钟f目号中的各时钟信号的高电平不交叠，两个第二时钟信号的时钟周期均更新周期_分之-，撕个第二_信号巾时雜号_电平不交叠。#[00H職力齡第—时钟信号的_平时长贴2嫩并碰腦麵剛_分之1。可选的，两个第二时钟信号互为差分时钟信号。[0075]示例性的，两个一并串转换电路接收相同的第一时钟信号，具体的，第一M转一并串转换电路接收4个依次处于高电平的第一时钟信号，第转一并串转换电路同样接收这4个依次处于高电平的第一时钟信号。[0076]示例^性的，第2i-i个动态触发器的时钟信号接收端用于接收M个第一时钟信号中的第i个处于高电平的第一时钟信号，第2i个动态触发器的时钟信号接收端用于接收M个第一时钟信号中的第i个处于高电平的第一时钟信号；[0077]二转一并串转换电路的两个动态触发器中的第一输出动态触发器的数据接收端，^于接收第一M转一并串转换电路的反相器输出的数据，第二输出动态触发器的数据接收^，、用^接收第二M转一并串转换电路的反相器输出的数据，以使二转一并串转换电路将洳位并行数据彳女照预设输出顺序依次输出；其中，第一输出动态触发器的时钟信号接收端接收两个第二时钟信号中的先处于高电平的第二时钟信号。[0078]在具体使用时，以M*4为例，当8位并行数据到来时，第1个第一时钟信号首先控制第一四转一并串转换电路的反相器输出预设第i个输出的数据，并传输给二转一并串转换电路，同时控制第二四转一并串转换电路的反相器输出预设第2个输出数据，并传输给二转一并串转换电路;即二转一并串转换电路同时接收到了预设第丨个输出的数据和预设第2个输出的数据。在^2个第一时钟信号处于高电平之前，二转一并串转换电路的两个第二时钟信号分别处于高电平，控制二转一并串转换电路的反相器先后输出预设第i个输出的数据和预设第2个输出的数据。预设第3个输出的数据至预设第8个输出的数据的输出原理与预设第1个、第2个输出的数据的输出原理相同，本发明不再赘述。[0079]上述实施例考虑到二转一并串转换电路将两个数据接收端接收到的数据依次输出，为保证并串转换效率，控制两个M转一并串转换电路的输出端，轮流输出数据，即控制两个M转一并串转换电路分别输出洲位并行数据的奇数位的数据和偶数位的数据，同时，通过为两个M转一并串转换电路输入相同的时钟信号，可减少并串转换电路所需时钟个数，降低时钟系统复杂度。’[0080]可选的，在图6或图7所示实施例的基础上，当采用L转一并串转换电路替换二转一并串转换电路时」可进一步得到由L个N转一并串转换电路和一个匕转一并串转换电路构成的能将L*M位并行数据转换为串行数据的并串转换电路。其中L为大于等于2的正整数。进一步的，还可根据多个L*M转一并串转换电路采用如图〗所示的树形结构构成并串转换电路。f于UM可以^为大于等于2的任意正整数，故本发明提供的并串转换电路可实现除2的指数舉位数的并行数据外的其他位数的并行数纖并串转换，而现有的树开多并串转换电路仅能实现2的指数幂位数的并行数据的并串转换，扩大了适用范围。_]纟提供的社粧—实删臟的并帛__巾赃—动細发器，如图5中的虚线框中的电路所示，包括:级联的第一支路、第二支路和第三支路；[0082]第一支路包括:第一P沟道MOS管PMOS管）、第二PMOS管和第三N沟道MOS管NMOS管），第一PMOS管的栅极作为数据接收端接收数据，第一pM〇s管的漏极连接至第二pM〇s管的^极，第=PMOS管的源极连接至恒压源;第二PM0S管的栅极作为时钟信号接收端接收时钟f目号，第二PMOS管的漏极连接至第三pm〇S管的漏极，第二pm〇s管的源极连接至第一pm〇s管的漏极;第二圈os管的栅极作为数据接收端接收数据，第三丽㈤管的漏极连接至第二pM〇s管的漏极，第三NMOS管的源极接地；_3]第二支路包括:第四PM0S管、第五雇〇5管和第六剛〇增，第四_靖的栅极作为时钟f目号接收巧接收时钟信号，第四PMOS管的漏极连接至第五NMOS管的漏极，第四PMOS管的源极连接至恒压源;第五NMOS管的栅极与相互连接的第二PM0S管的漏极和第spM〇s管的漏极相连接，第五醒0S管的漏极连接至第四PMOS管的漏极，第五NMOS管的源极连接至第六NMOS管的漏极;第六NMOS管的栅极作为时钟信号接收端接收时钟信号，第六腦增的漏极连接至第五NMOS管的源极，第六NM〇s管的源极接地；[00841第三支路包括:第七PMOS管、第八NMOS管和第九NMOS管，第七PMOS管的栅极与相互连接的第四PM0S管的漏极和第五NM〇s管的漏极连接，第七pm〇s管的漏极连接至第八NM〇S管的漏极，并作为动态触发器的输出端，第七PMOS管的源极连接至恒压源;第八NMOS管的栅极作为时钟信号接收端接收时钟信号，第八丽0S管的漏极连接至第七PMOS管的漏极，第八丽0S管的源极连接至第九NMOS管的漏极;第九NMOS管的栅极与第七PMOS管的栅极连接，第九NMOS管的漏极连接至第八NM〇s管的源极，第九NM〇s管的源极接地。[00851最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制;尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依@可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这S修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

权利要求：1.一种并串转换电路，其特征在于，包括:反相器和N个动态触发器;所述N与接收到的并行数据的位数相同；所述N个动态触发器的输出端均与所述反相器的输入端连接；第n个所述动态触发器的数据接收端接收N位并行数据中的第n位数据，第n个动态触发器的时钟彳曰接收纟而接收第n个时钟信号；其中，各所述时钟信号的时钟周期均与所述N位并行数据的更新周期相同，且各所述时钟信号的高电平不交叠，各所述动态触发器的电路结构中不包括反相器，n的取值为从1至N的正整数。2.根据权利要求1所述的电路，其特征在于，各所述时钟信号的高电平时长均占所述N位并行数据的更新周期的N分之1。3.根据权利要求1或2所述的电路，其特征在于，所述N个动态触发器各自对应的时钟信号依次处于高电平。4.一种并串转换电路，其特征在于，包括:两个M转一并串转换电路，以及一个二转一并串转换电路，所述M为大于等于2的整数，所述M转一并串转换电路为如权利要求1所述的并串转换电路，其中N=M，所述二转一并串转换电路为如权利要求丨所述的并串转换电路，其中N=2;所述两个M转一并串转换电路的观个数据接收端分别接收2M位并行数据中的一位数据，两个所述M转一并串转换电路的两个数据输出端分别与所述二转一并串转换电路的两个数据接收端中的一个数据接收端连接；所述两个M转一并串转换电路的2M个时钟信号接收端分别接收2M个第一时钟信号中的一个时钟信号，所述二转一并串转换电路的两个时钟信号接收端分别接收两个第二时钟信号中的一个时钟信号；所述2M个第一时钟信号的时钟周期均与所述2M位并行数据的更新周期相同，且所述洲个第一时钟信号中的各时钟信号的高电平不交叠，所述两个第二时钟信号的时钟周期均为所述2M位并行数据的更新周期的M分之一，且所述两个第二时钟信号中的各时钟信号的高电平不交叠。5.根据权利要求4所述的电路，其特征在于，所述2M个第一时钟信号的高电平时长均占所述2M位并行数据的更新周期的2M分之1。6.根据权利要求5所述的电路，其特征在于，所述两个第二时钟信号互为差分时钟信号。7.根据权利要求4至6任一项所述的电路，其特征在于，所述两个M转一并串转换电路中的第一M转一并串转换电路中包括的M个动态触发器分别记为第2i-l个动态触发器，第二M转一并串转换电路中包括的M个动态触发器分别记为第2i个动态触发器，其中i的取值为从1至M的所有正整数；所述第j个动态触发器的数据接收端用于接收所述2M位并行数据中的预设第j个输出的数据，所述第j个动态触发器的时钟信号接收端用于接收所述2M个第一时钟信号中的第』个处于高电平的第一时钟信号，以使所述两个M转一并串转换电路将所述2M位并行数据按照预设输出顺序依次发送到所述二转一并串转换电路;其中，j的取值为从1至2M的所有正整数；尸;r还一转一并串转换电路的两个动态触发器中的第一输出动态触发器的数据接收端，用于^收所述第一M转一并串转换电路的反相器输出的数据，第二输出动态触发器的数据接收端，用于接收所述第二M转一并串转换电路的反相器输出的数据，以使所述二转一并串转换电路将所述2M位并行数据按照所述预设输出顺序依次输出；其中，所述第一输出动态触发器的时钟信号接收端接收所述两个第二时钟信号中的先处于高电平的第二时钟信号。8.—种并串转换电路，其特征在于，包括:两个M转一并串转换电路，以及一个二转一并串转换电路，所述M为大于等于2的整数，所述M转一并串转换电路为如权利要求1所述的并串转换电路，其中N=M，所述二转一并串转换电路为如权利要求丨所述的并串转换电路，其中N二2;所述两个M转一并串转换电路的2M个数据接收端分别接收现位并行数据中的一位数据，两个所述M转一并串转换电路的两个数据输出端分别与所述二转一并串转换电路的两个数据接收端中的一个数据接收端连接；各所述M转一并串转换电路的M个时钟信号接收端分别接收M个第一时钟信号中的一个时钟信号，所述二转一并串转换电路的两个时钟信号接收端分别接收两个第二时钟信号中的一个时钟信号；所述M个第一时钟信号的时钟周期均与所述现位并行数据的更新周期相同，且所述||[个第一时钟信号中的各时钟信号的高电平不交叠，所述两个第二时钟信号的时钟周期均为所述2M位并行数据的更新周期的m分之一，且所述两个第二时钟信号中的各时钟信号的高电平不交叠。9.根据权利要求8所述的电路，其特征在于，所述M个第一时钟信号的高电平时长均占所述2M位并行数据的更新周期的M分之1。1〇_根据权利要求9所述的电路，其特征在于，所述两个第二时钟信号互为差分时钟信号。11.根据权利要求8至10任一项所述的电路，其特征在于，所述两个M转一并串转换电路中的第一M转一并串转换电路中包括的M个动态触发器分别记为第个动态触发器，第二M转一并串转换电路中包括的M个动态触发器分别记为第2i个动态触发器，其中i的取值为从1至M的所有正整数；所述第j个动态触发器的数据接收端用于接收所述观位并行数据中的预设第j个输出的数据，其中，j的取值为从1至2M的所有正整数；所述第2i-l个动态触发器的时钟信号接收端用于接收所述M个第一时钟信号中的第i个处于高电平的第一时钟信号，所述第2i个动态触发器的时钟信号接收端用于接收所述M个第一时钟信号中的第i个处于高电平的第一时钟信号；所述二转一并串转换电路的两个动态触发器中的第一输出动态触发器的数据接收端，用于接收所述第一M转一并串转换电路的反相器输出的数据，第二输出动态触发器的数据接收端，用于接收所述第二M转一并串转换电路的反相器输出的数据，以使所述二转一并串转换电路将所述2M位并行数据按照所述预设输出顺序依次输出；其中，所述第一输出动态触发器的时钟信号接收端接收所述两个第二时钟信号中的先处于高电平的第二时钟信号。

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