申请/专利权人:浪潮电子信息产业股份有限公司
申请日:2020-11-19
公开(公告)日:2021-03-16
公开(公告)号:CN112507650A
主分类号:G06F30/394(20200101)
分类号:G06F30/394(20200101);G06F115/12(20200101)
优先权:
专利状态码:有效-授权
法律状态:2023.02.28#授权;2021.04.02#实质审查的生效;2021.03.16#公开
摘要:本发明公开了一种DDR布线的等长设计方法及相关组件,包括确定同一等长组内各信号线的DDR内部封装长度之间的最大长度差值;确定长度等于最大长度差值的信号线上的信号在不同材质的PCB板上的传输时长;将等长允许时延与传输时长之间的时间差进行做差处理,以基于得到的差值设计信号线的长度。可见,本申请会评估不同材质的PCB板引入的传输误差,并在等长允许时延中去掉该传输误差消耗的裕量,后续在依据该种方式得到的等长允许时延进行信号线的长度设置时,使得信号线不仅能够满足不同材质的PCB板的等长设置需求,提高信号传输质量,且不同材质的PCB板可以共用DDR设计,不会过度增加信号线的设计难度。
主权项:1.一种DDR布线的等长设计方法,其特征在于,包括:确定同一等长组内各信号线的DDR内部封装长度之间的最大长度差值;确定长度等于所述最大长度差值的信号线上的信号在不同材质的PCB板上的传输时长;将所述等长允许时延与所述传输时长之间的时间差进行做差处理,以基于得到的差值设计信号线的长度。
全文数据:
权利要求:
百度查询: 浪潮电子信息产业股份有限公司 一种DDR布线的等长设计方法及相关组件
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