申请/专利权人：合肥京东方显示技术有限公司;京东方科技集团股份有限公司

申请日：2019-01-02

公开（公告）日：2021-04-09

公开（公告）号：CN109545164B

主分类号：G09G3/36(20060101)

分类号：G09G3/36(20060101);G11C19/28(20060101)

优先权：

专利状态码：有效-授权

法律状态：2021.04.09#授权;2019.04.23#实质审查的生效;2019.03.29#公开

摘要：本公开实施例公开了一种移位寄存器单元、栅极驱动电路及其驱动方法和显示装置。移位寄存器单元包括：输出电路，被配置成接收时钟信号，并在上拉控制节点的电位控制下将所述时钟信号输出至输出信号端；下拉控制电路，被配置成接收控制电压信号，并利用所述控制电压信号控制所述上拉控制节点和输出信号端的电位；以及输出控制电路，被配置成接收第一电压信号和所述控制电压信号，并响应于所述第一电压信号和所述控制电压信号，控制所述输出信号端的电位。

主权项：1.一种移位寄存器单元，包括：输出电路，被配置成接收时钟信号，并在上拉控制节点的电位控制下将所述时钟信号输出至输出信号端；下拉控制电路，被配置成接收控制电压信号，并利用所述控制电压信号控制所述上拉控制节点和输出信号端的电位；以及输出控制电路，被配置成接收第一电压信号和所述控制电压信号，并响应于所述第一电压信号和所述控制电压信号，控制所述输出信号端的电位，其中，所述控制电压信号包括第一控制电压信号和第二控制电压信号中的至少一个；所述输出控制电路包括：第一控制子电路，所述第一控制子电路配置为基于第一控制电压信号和第二控制电压信号中的至少一个，产生输出控制信号；第二控制子电路，所述第二控制子电路配置为接收输出控制信号，并响应于所述第一电压信号和所述输出控制信号控制所述输出信号端的电位。

全文数据：移位寄存器单元及其驱动方法、栅极驱动电路和显示装置技术领域本公开涉及显示领域，尤其涉及一种移位寄存器单元及其驱动方法、一种栅极驱动电路和一种显示装置。背景技术在基于薄膜晶体管ThinFilmTransistor，TFT的显示装置中，可以将驱动栅极的栅极驱动电路形成于显示面板上，构成阵列基板GatedriveOnArray，GOA面板。栅极驱动电路包括多个级联的移位寄存器单元。在传统的栅极驱动电路中，通常将下一级移位寄存器单元的输出信号作为本级移位寄存器单元的复位信号，将上一级移位寄存器单元的输出信号作为本级移位寄存器单元的输入信号。通常可以由时序控制器TCON，TimerCONtroller产生各种控制信号和数据信号。然而，尤其在显示装置的开机时段，TCON的输出不稳定，导致显示装置出现开机噪声，显示面板可能会显示不期望的画面。发明内容本公开实施例提供一种移位寄存器单元、一种栅极驱动电路及其驱动方法和一种显示装置。根据本公开的一个方面，提供了一种移位寄存器单元，包括：输出电路，被配置成接收时钟信号，并在上拉控制节点的电位控制下将所述时钟信号输出至输出信号端；下拉控制电路，被配置成接收控制电压信号，并利用所述控制电压信号控制所述上拉控制节点和输出信号端的电位；以及输出控制电路，被配置成接收第一电压信号和所述控制电压信号，并响应于所述第一电压信号和所述控制电压信号，控制所述输出信号端的电位。例如，所述控制电压信号包括第一控制电压信号和第二控制电压信号中的至少一个；所述输出控制电路包括：第一控制子电路，所述第一控制子电路配置为基于第一控制电压信号和第二控制电压信号中的至少一个，产生输出控制信号；第二控制子电路，所述第二控制子电路配置为接收输出控制信号，并响应于所述第一电压信号和所述输出控制信号控制所述输出信号端的电位。例如，所述第一控制子电路包括第一晶体管和第一电阻；其中第一晶体管的栅极连接为接收所述第一控制电压信号，第一极连接为接收第二电压信号，第二极连接至第一电阻的第一端；第一电阻的第二端连接至接收所述第一电压信号的第一电压信号端。例如，所述第一控制子电路还包括第二晶体管；第二晶体管的栅极连接为接收所述第二控制电压信号，第一极连接为接收第二电压信号，第二极连接至第一电阻的第一端。例如，所述第二控制子电路包括第三晶体管，第三晶体管的栅极连接至所述第一晶体管的第二极和第一电阻的第一端，第一极连接为接收第二电压信号，第二极连接至所述输出信号端。例如，所述下拉控制电路包括第一下拉控制电路；第一下拉控制电路包括第四晶体管，第五晶体管和第六晶体管；其中，第四晶体管的栅极和第一极连接为接收第一控制电压信号，第二极连接至第五晶体管的栅极；第五晶体管的第一极连接为接收第一控制电压信号，第二极连接第六晶体管的栅极；以及第六晶体管的第一极连接为接收第二电压信号，第二极连接所述输出信号端。例如，所述下拉控制电路还包括第二下拉控制电路；第二下拉控制电路包括第七晶体管，第八晶体管和第九晶体管；第七晶体管的栅极和第一极连接为接收第二控制电压信号，第二极连接至第八晶体管的栅极；第八晶体管的第一极连接为接收第二控制电压信号，第二极连接至第九晶体管的栅极；以及第九晶体管的第一极连接为接收第二电压信号，第二极连接至所述输出信号端。根据本公开的另一方面，提供了一种栅极驱动电路，包括：控制电压信号线，配置为提供控制电压信号；第一电压信号线，配置为提供第一电压信号；以及N级根据本公开实施例的移位寄存器单元，其中N为大于等于2的整数。例如，所述控制电压信号线包括：第一控制电压信号线，配置为提供第一控制电压信号；以及第二控制电压信号线，配置为提供第二控制电压信号。根据本公开的另一方面，提供了一种栅极驱动电路，包括：第一电压信号线，配置为提供第一电压信号；控制电压信号线，配置为提供控制电压信号；级联的N个移位寄存器单元，其中N为大于等于2的整数；以及N个输出控制电路；其中，所述N级移位寄存器单元中的每一个包括输出电路，被配置成接收时钟信号，并在上拉控制节点的电位控制下将所述时钟信号输出至输出信号端；和下拉控制电路，被配置成接收控制电压信号，并利用所述控制电压信号控制所述上拉控制节点和输出信号端的电位；其中，所述N个输出控制电路中的每一个连接至对应一个移位寄存器单元的下拉控制电路和输出信号端，并被配置成接收第一电压信号和所述控制电压信号，并响应于所述第一电压信号和所述控制电压信号，控制相连的输出信号端的电位。例如，所述控制电压信号线包括：第一控制电压信号线，配置为提供第一控制电压信号；以及第二控制电压信号线，配置为提供第二控制电压信号。例如，所述控制电压信号包括第一控制电压信号和第二控制电压信号中的至少一个；所述输出控制电路包括：第一控制子电路，所述第一控制子电路配置为基于第一控制电压信号和第二控制电压信号中的至少一个，产生输出控制信号；第二控制子电路，所述第二控制子电路配置为接收输出控制信号，并响应于所述第一电压信号和所述输出控制信号控制所述输出信号端的电位。例如，所述第一控制子电路包括第一晶体管和第一电阻；其中第一晶体管的栅极连接为接收所述第一控制电压信号，第一极连接为接收第二电压信号，第二极连接至第一电阻的第一端；第一电阻的第二端连接至接收所述第一电压信号的第一电压信号端。例如，所述第一控制子电路还包括第二晶体管；第二晶体管的栅极连接为接收所述第二控制电压信号，第一极连接为接收第二电压信号，第二极连接至第一电阻的第一端。例如，所述第二控制子电路包括第三晶体管，第三晶体管的栅极连接至所述第一晶体管的第二极和第一电阻的第一端，第一极连接为接收第二电压信号，第二极连接至所述输出信号端。根据本公开的另一方面，提供了一种显示装置，包括根据本公开实施例的栅极驱动电路。根据本公开的另一方面，提供了一种根据本公开实施例的栅极驱动电路的驱动方法，包括：向第一电压信号线提供第一电压信号，向第一控制电压信号线提供第一控制电压信号，向第二控制电压信号线提供第二控制电压信号。本公开实施例提供了一种移位寄存器单元、一种栅极驱动电路及其驱动方法以及一种包括所述栅极驱动电路的显示装置。根据本公开实施例的技术方案，通过设置输出控制电路，在移位寄存器单元的初始供电时段，能够使得输出信号端保持无有效电平输出。同时，在移位寄存器单元的正常操作时段，不会影响移位寄存器单元的输出信号端的电平输出，从而使移位寄存器单元输出更稳定的栅极驱动信号，提高显示装置的显示质量。附图说明图1A示出了一种移位寄存器单元的示例电路图；图1B示出了图1A中移位寄存器单元的操作时序图；图1C示出了理想的第一控制电压信号和第二控制电压信号的示例信号波形示意图；图2A示出了根据本公开实施例的移位寄存器单元的一种示意方框图；图2B示出了根据本公开实施例的移位寄存器单元的另一示意方框图；图2C示出了根据本公开实施例的移位寄存器单元的另一示意方框图；图3A示出了根据本公开实施例的输出控制电路的一种示例电路图；图3B示出了根据本公开实施例的输出控制电路的另一种示例电路图；图4A示出了一种根据本公开实施例的移位寄存器单元的一种示例电路图；图4B示出了一种根据本公开实施例的移位寄存器单元的一种信号时序图；图4C示出了一种根据本公开实施例的移位寄存器单元的另一种信号时序图；图5A示出了一种根据本公开实施例的移位寄存器单元的另一种示例电路图；图5B示出了一种根据本公开实施例的移位寄存器单元的一种信号时序图；图5C示出了一种根据本公开实施例的移位寄存器单元的另一信号时序图；图5D示出了一种根据本公开实施例的移位寄存器单元的另一信号时序图；图6示出了根据本公开实施例的栅极驱动电路的一种示例示意图；图7示出了根据本公开实施例的栅极驱动电路的另一种示例示意图；图8示出了根据本公开实施例的栅极驱动电路的驱动方法流程图；以及图9示出了根据本公开实施例的显示装置的示意方框图。具体实施方式为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或配置。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。此外，在本公开实施例的描述中，术语“相连”或“连接至”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。此外，在本公开实施例的描述中，术语“第一电平”和“第二电平”仅用于区别两个电平的幅度不同。例如，下文中以“第一电平”为高电平、“第二电平”为低电平为例进行描述。本领域技术人员可以理解，本公开不局限于此。本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。例如，本公开实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，将源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极。在以下示例中以N型薄膜晶体管为例进行描述。本领域技术人员可以理解，本公开实施例显然可以应用于P型薄膜晶体管的情况。此外，在本公开实施例的描述中，术语“有效电平”是指能够使相连的开关晶体管或电路电导通的电平。例如，在将N型薄膜晶体管用作开关晶体管的情况下，“有效电平”为高电平，在将P型薄膜晶体管用作开关晶体管的情况下，“有效电平”为低电平。图1A示出了一种示例移位寄存器单元的示例电路图，图1B示出了图1A所示移位寄存器单元的操作时序图。接下来将结合图1A和图1B来描述图1A所示移位寄存器单元的操作。在图1A所示的电路结构中，移位寄存器单元包括第一下拉电路和第二下拉电路。第一下拉电路包括晶体管M5～M10，第二下拉电路包括晶体管M5’～M10’。通过交替响应第一控制电压信号VDD1和第二控制电压信号VDD2，交替控制第一下拉节点PD1和第二下拉节点PD2对移位寄存器单元中的上拉节点PU和信号输出端OUTPUT降噪，从而能够提高移位寄存器单元的信耐度。例如，理想的第一控制电压信号VDD1和第二控制电压信号VDD2分别具有如图1C所示的信号波形示意图。即，第一控制电压信号VDD1和第二控制电压信号VDD2彼此互为同频反向信号，即始终有一个处于有效电平。因此，第一下拉控制电路和与第二下拉控制电路交替工作。第一下拉控制电路与第二下拉控制电路实质上具有相同的电路结构，因此，在第一控制电压信号VDD1为有效电平例如高电平时的移位寄存器单元操作与第二控制电压信号VDD2为有效电平时的移位寄存器单元操作是相同的。在一个示例中，第一控制电压信号VDD1和第二控制电压信号VDD2的有效电平持续时间分别为2秒。如图1A所示，以所有开关晶体管均为NMOS管为例进行描述。在图1A所示的电路结构中，以第一控制电压信号VDD1为高电平信号、第二控制电压信号VDD2为低电平信号且参考信号端VSS的电压信号为低电平信号为例进行说明。如图1B所示，在t1时段，复位信号端Reset的复位信号和输入信号端Input的输入信号均为低电平，第一电压信号VDD1为高电平。此时，晶体管M5导通，将第一电压信号VDD1传输至节点PDCN1，使得晶体管M6导通。晶体管M6导通使得下拉节点PD1为高电平，使得晶体管M9和晶体管M10导通，由此将低电平电压信号VSS分别通过晶体管M9和晶体管M10传输至上拉节点PU和输出信号端Output，以对上拉节点PU和输出信号端Output持续降噪。在t2时段，输入信号端Input的输入信号为高电平，晶体管M1导通，上拉节点PU的电压开始升高，以对电容C充电。由于上拉节点PU为高电平，晶体管M7和晶体管M8导通，将低电平电压信号VSS分别通过晶体管M7和晶体管M8传输至节点PDCN1和下拉节点PD1。同时，由于上拉节点PU为高电平，晶体管M3导通，将时钟信号端CLK的时钟信号Clk传输至输出信号端Output，由于此时时钟信号Clk为低电平，输出信号端Output的输出信号也为低电平。在t3阶段，时钟信号端CLK的时钟信号Clk为高电平，在上拉节点PU的作用下，晶体管M3持续导通，将时钟信号传输至输出信号端Output，此时输出信号端Output的输出信号为高电平。由于存储电容C的自举作用使得上拉节点PU的电位自举至更高的电位。在t4阶段，复位信号端输入高电平的复位信号Reset，晶体管M2导通，将上拉节点PU的电位下拉为低电平，实现上拉节点PU的复位。之后，在第一电压信号VDD1为高电平的情况下，移位寄存器单元进入t1时段，对上拉节点PU和输出信号端Output持续降噪。当移位寄存器单元的输入信号端再次输入高电平的输入信号Input时，移位寄存器单元重复执行上述t2时段到t4时段的操作。可以理解，在第一电压信号VDD1为高电平的时段中，与第一电压信号VDD1相连的第一下拉电路工作。接下来，第一控制电压信号VDD1变为低电平，第二控制电压信号VDD2变为高电平，与控制第二电压信号VDD2相连的第二下拉电路开始工作。在此时段中，移位寄存器单元的工作原理与上述第一控制电压信号VDD1的高电平时段中的工作原理相同，不同之处在于第二下拉电路工作而第一下拉电路不工作，其中第二下拉电路中的晶体管M5’～晶体管M10’分别执行与第一下拉电路工作时晶体管M5～晶体管M10相同的操作，为了简明此处不再详细描述。在一些显示装置中，可以由时序控制器TCON提供上述第一控制电压信号、第二控制电压信号、时钟信号、要显示的数据信号以及各种其他控制信号等。在在移位寄存器单元的操作期间，需要第一控制电压信号VDD1和第二控制电压信号VDD2始终彼此反相，即，同一时刻VDD1和VDD2中的一个为高电平，另一个为低电平，否则会导致移位寄存器单元操作混乱，影响输出信号端的波形输出。此外，在向显示装置初始供电的TCONReady前时段，第一控制电压信号VDD1和第二控制电压信号VDD2不能均为例如低电平，以使移位寄存器单元的输出信号端无输出。然而，尤其在向显示装置初始供电的TCONReady前时段，时序控制器TCON的状态不稳定，可能会导致输出的第一控制电压信号VDD1和第二控制电压信号VDD2均为例如低电平。这使得移位寄存器单元的输出信号端会输出高电平信号，从而导通与该移位寄存器单元相连的栅线。尤其在液晶显示LCD显示面板的情况下，可能会导致液晶偏转，使显示面板显示不应有的画面。图2A示出了一种根据本公开实施例的移位寄存器单元的示例方框图。如图2A所示，根据本公开实施例的移位寄存器单元20可以包括输出电路201。输出电路201被配置成接收时钟信号Clk，并在上拉控制节点PU的电位控制下将时钟信号Clk输出至输出信号端OUTPUT。移位寄存器单元20还可以包括下拉控制电路202。下拉控制电路202被配置成接收控制电压信号Cont，并利用控制电压信号Cont控制上拉控制节点PU和输出信号端的电位。移位寄存器单元20还可以包括输出控制电路203。输出控制电路203被配置成接收第一电压信号V1和控制电压信号Cont，并响应于第一电压信号V1和控制电压信号Cont，控制输出信号端OUTPUT的电位。根据本公开实施例的技术方案，通过设置输出控制电路，在移位寄存器单元的初始供电时段，使得输出信号端能够保持无有效电平输出。同时，在移位寄存器单元的正常操作期间，不会影响移位寄存器单元的输出信号端的电平输出，从而使移位寄存器单元输出更稳定的栅极驱动信号，提高显示装置的显示质量。图2B示出了一种根据本公开实施例的移位寄存器单元的另一示例方框图。如图2B所示，根据本公开实施例的移位寄存器单元20’中，输出控制电路203可以包括第一控制子电路2031和第二控制子电路2032。控制电压信号Cont可以包括第一控制电压信号Cont1和第二控制电压信号Cont2中的至少一个。第一控制子电路2031可以配置为第一控制电压信号Cont1和第二控制电压信号Cont2中的至少一个，产生输出控制信号Coutput。第二控制子电路2032可以配置为接收输出控制信号Coutput，并响应于第一电压信号V1和输出控制信号Coutput来控制输出信号端的电位OUTPUT。根据例如图2B所示的示例技术方案，输出控制电路可以包括第一控制子电路和第二控制子电路。第一控制子电路可以基于第一控制电压信号和第二控制电压信号中的至少一个，产生输出控制信号Coutput。例如，在移位寄存器单元的初始供电时段，无论第一控制电压信号和第二控制电压信号均为高电平、均为低电平、或者其中一个为高电平另一个为低电平，第一控制子电路产生相应输出控制信号Coutput，第二控制子电路均能够利用第一电压信号V1和输出控制信号Coutput，控制输出信号端保持无有效电平输出，例如，使得输出信号端保持低电平。同时，在移位寄存器单元的正常操作期间，不会影响移位寄存器单元的输出信号端的电平输出。图2C示出了一种根据本公开实施例的移位寄存器单元的另一示例方框图。如图2C所示，控制电压信号Cont可以包括第一控制电压信号Cont1和第二控制电压信号Cont2。根据本公开实施例的移位寄存器单元20”中，输出控制电路203可以包括第一控制子电路2031和第二控制子电路2032。第一控制子电路2031可以配置为接收第一控制电压信号Cont1和第二控制电压信号Cont2，产生输出控制信号Coutput。第二控制子电路2032可以配置为接收输出控制信号Coutput，并响应于第一电压信号V1和输出控制信号Coutput来控制输出信号端OUTPUT的电位。根据本公开实施例，下拉控制电路202可以包括第一下拉控制电路2021和第二下拉控制电路2022。第一下拉控制电路2021可以连接至第一控制电压信号Cont1，第二下拉控制电路2022可以连接至第二控制电压信号Cont2。图3A示出了根据本公开实施例的输出控制电路的一种示例电路图。如图3A所示，根据本公开实施例的输出控制电路中，第一控制子电路3031可以包括第一晶体管T1和第一电阻R。第一晶体管T1的栅极可以连接为接收第一控制电压信号Cont1或第二控制电压信号Cont2，第一极连接为接收第二电压信号V2，第二极连接至第一电阻R的第一端。第一电阻的第二端连接至接收第一电压信号V1的第一电压信号端。第二控制子电路3032可以包括第三晶体管T3，第三晶体管T3的栅极连接至第一晶体管T1的第二极和第一电阻R的第一端，第一极连接至第二电压信号V2，第二极连接至输出信号端OUTPUT。根据本公开实施例，第一电压端V1可以配置为保持输入作为高电平信号的第一电压信号，第二电压端V2可以配置为保持输入作为低电平信号的第二电压信号，以下各示例的描述与此相同。第一电压信号V1为高电平直流信号，第二电压信号V2为低电平直流信号。例如，第一电压信号V1可以具有34V的电压，第二电压端V2可以接地，即零电势。此外，第二电压信号V2也可以是-16V的系统电压。根据本公开实施例，第一电阻R为分压电阻，用于在其两端产生电压降，从而控制施加到第三晶体管T3的栅极的电压VT3_g不会过高。例如，第一电阻R的阻值可以是4.7KΩ。图3B示出了根据本公开实施例的输出控制电路的另一种示例电路图。如图3B所示，与图3A所示的输出控制电路不同之处在于，第一控制子电路3031’还包括第二晶体管T2。第二晶体管T2的栅极连接为接收第二控制电压信号Cont2，第一极连接至第二电压信号V2，第二极连接至第一电阻R的第一端。图4A示出了一种根据本公开实施例的移位寄存器单元的一种示例电路图。如图4A所示，根据本公开实施例的下拉控制电路可以包括第一下拉控制电路402。第一下拉控制电路402可以包括第四晶体管T4、第五晶体管T6和第六晶体管T6。第四晶体管T4的栅极和第一极连接为接收第一控制电压信号，第二极连接至第五晶体管T5的栅极。第五晶体管T5的第一极连接为接收第一控制电压信号V1，第二极连接第六晶体管T6的栅极。第六晶体管T6的第一极连接至第二电压信号V2，第二极连接输出信号端OUTPUT。输出控制电路403可以包括第一晶体管T1和第一电阻R。第一晶体管T1的栅极可以连接为接收第一控制电压信号Cont1，第一极连接为接收第二电压信号V2，第二极连接至第一电阻R的第一端。第一电阻的第二端连接至接收第一电压信号V1的第一电压信号端。输出控制电路403还可以包括第三晶体管T3，第三晶体管T3的栅极连接至第一晶体管T1的第二极和第一电阻R的第一端，第一极连接至第二电压信号V2，第二极连接至输出信号端OUTPUT。如图4A所示，第一下拉控制电路402还可以包括晶体管T7和晶体管T8。晶体管T7可以配置为在上拉控制节点PU的控制下，拉低节点PDCN1的电位，晶体管T8可以配置为在上拉控制节点PU的控制下，拉低下拉控制节点PD1的电位。如图4A所示，根据本公开实施例的移位寄存器单元还可以包括输入电路。输入电路可以包括晶体管T10，配置为响应于输入信号Input拉高上拉控制节点PU的电位。根据本公开实施例的移位寄存器单元还可以包括上拉控制电路。上拉节点控制电路可以包括晶体管T9，分别配置为响应于下拉控制节点PD1变为高电平，利用第二电压信号V2下拉上拉控制节点PU的电位。根据本公开实施例的移位寄存器单元还可以包括复位电路。复位电路可以包括晶体管T11，配置为响应于复位信号Reset将上拉控制节点PU的电位复位为第二电压信号V2的电平。移位寄存器单元的输出电路可以包括晶体管T13和电容C，配置为接收时钟信号Clk，并在上拉控制节点PU的电位控制下将时钟信号Clk输出至输出信号端。本领域技术人员可以理解，复位电路还可以配置为响应于复位信号Reset将输出信号端OUTPUT的电位复位为第二电压信号V2的电平。此外，复位电路还可以配置为响应于总复位信号，例如STV信号，在每一帧画面的显示开始之前，对栅极驱动电路中级联的所有移位寄存器单元的上拉控制节点PU的电位进行复位。本领域技术人员可以理解，根据本公开实施例，输出电路、复位电路和输入电路可以具有其他电路结构，只要能够实现相关功能即可，为了简明，本文不再赘述。图4B示出了图4A所示的移位寄存器单元的一种信号时序图，图4C示出了图4A所示的移位寄存器单元的另一种信号时序图。接下来，将参考图4A、图4B和图4C描述根据本公开实施例的移位寄存器单元的操作。根据本公开实施例，在移位寄存器单元的初始供电阶段P1期间，第一控制电压信号Cont1的电压不稳定，可能是低电平也可能是高电平。如图4B所示，在初始供电阶段P1期间，第一控制电压信号Cont1为低电平，第一晶体管T1截止，第一电压信号V1经过电阻R分压后施加到第三晶体管T3的栅极。例如在第一电压信号V1为34V、第一电阻R的阻值为4.7KΩ的示例中，施加到第三晶体管T3的栅极的输出控制信号CoutputVT3_g为大约32V，因此第三晶体管T3的栅极电压为高电平，第三晶体管T3导通，由此将第二电压信号V2提供给输出信号端OUTPUT，使输出信号端OUTPUT保持为低电平，因此无有效电平输出。之后，在正常显示阶段P2期间，第一控制电压信号Cont1稳定为高电平，第一晶体管T1导通，由此将第二电压信号V2施加到第三晶体管T3的栅极。输出控制信号CoutputVT3_g为低电平，第三晶体管T3截止。可以看出，根据本公开实施例的输出控制电路实质上不会影响移位寄存器单元的操作。因此，在之后的显示装置正常操作过程P2中，移位寄存器单元按照正常操作流程进行操作。例如可以按照上文中参考图1A和1B所示执行操作。如图4C所示，在初始供电阶段P1’期间，第一控制电压信号Cont1为高电平。第一晶体管T1导通，由此将第二电压信号V2施加到第三晶体管T3的栅极。第三晶体管T3的栅极电压VT3_g为低电平，第三晶体管T3截止。第一控制电压信号Cont1为高电平，使得第四晶体管T4导通，使得第五晶体管T5导通，下拉控制节点PD1变为高电平，第六晶体管T6导通，将第二电压信号V2提供给输出信号端OUTPUT，使输出信号端OUTPUT保持为低电平，因此无有效电平输出。即，在第一控制电压信号Cont1为高电平的情况下，根据本公开实施例的输出控制电路实质上不会影响移位寄存器单元的操作，本领域技术人员可以理解，这种情况实质上对应于显示装置的正常操作状态。因此，与图4B所示的类似，在之后的显示装置正常操作过程P2中，移位寄存器单元按照正常操作流程进行操作。图5A示出了一种根据本公开实施例的移位寄存器单元的一种示例电路图。如图5A所示，根据本公开实施例的下拉控制电路可以包括第一下拉控制电路502和第二下拉控制电路502’。第一下拉控制电路502可以包括第四晶体管T4、第五晶体管T6和第六晶体管T6。第四晶体管T4的栅极和第一极连接为接收第一控制电压信号，第二极连接至第五晶体管T5的栅极。第五晶体管T5的第一极连接为接收第一控制电压信号V1，第二极连接第六晶体管T6的栅极。第六晶体管T6的第一极连接至第二电压信号V2，第二极连接输出信号端OUTPUT。下拉控制电路还可以包括第二下拉控制电路502’以及输出控制子电路503’还包括第二晶体管T2。第二下拉控制电路502’可以包括第七晶体管T4’、第八晶体管T5’和第九晶体管T6’。第七晶体管T4’的栅极和第一极连接为接收第二控制电压信号Cont2，第二极连接至第八晶体管T5’的栅极。第八晶体管T5’的第一极连接为接收第二控制电压信号Cont2，第二极连接至第九晶体管T6’的栅极。第九晶体管T6’的第一极连接至第二电压信号V2，第二极连接至输出信号端OUTPUT。如图5A所示，控制控制电路403’还包括第二晶体管T2。第二晶体管T2的栅极连接为接收第二控制电压信号Cont2，第一极连接为接收第二电压信号V2，第二极连接至第一电阻R的第一端。第二下拉控制电路502’可以包括第七晶体管T4’、第八晶体管T5’和第九晶体管T6’。第七晶体管T4’的栅极和第一极连接为接收第二控制电压信号Cont2，第二极连接至第八晶体管T5’的栅极。第八晶体管T5’的第一极连接为接收第二控制电压信号Cont2，第二极连接至第九晶体管T6’的栅极。第九晶体管T6’的第一极连接至第二电压信号V2，第二极连接至输出信号端OUTPUT。如图5A所示，第一下拉控制电路402还可以包括晶体管T7和晶体管T8。晶体管T7可以配置为在上拉控制节点PU的控制下，拉低节点PDCN1的电位，晶体管T8可以配置为在上拉控制节点PU的控制下，拉低下拉控制节点PD1的电位。类似地，第二下拉控制电路402’还可以包括晶体管T7’和晶体管T8’。晶体管T7’可以配置为在上拉控制节点PU的控制下，拉低节点PDCN2的电位，晶体管T8’可以配置为在上拉控制节点PU的控制下，拉低下拉控制节点PD2的电位。如图5A所示，根据本公开实施例的移位寄存器单元还可以包括输入电路。输入电路可以包括晶体管T10，配置为响应于输入信号Input拉高上拉控制节点PU的电位。根据本公开实施例的移位寄存器单元还可以包括上拉控制电路。上拉节点控制电路可以包括晶体管T9和晶体管T9’，分别配置为响应于下拉控制节点PD1和PD2变为高电平，利用第二电压信号V2下拉上拉控制节点PU的电位。根据本公开实施例的移位寄存器单元还可以包括复位电路。复位电路可以包括晶体管T11，配置为响应于复位信号Reset将上拉控制节点PU的电位复位为第二电压信号V2的电平。移位寄存器单元的输出电路可以包括晶体管T13和电容C，配置为接收时钟信号Clk，并在上拉控制节点PU的电位控制下将时钟信号Clk输出至输出信号端。本领域技术人员可以理解，复位电路还可以配置为响应于复位信号Reset将输出信号端OUTPUT的电位复位为第二电压信号V2的电平。此外，复位电路还可以配置为响应于总复位信号，例如STV信号，在每一帧画面的显示开始之前，对栅极驱动电路中级联的所有移位寄存器单元的上拉控制节点PU的电位进行复位。本领域技术人员可以理解，根据本公开实施例，输出电路、复位电路和输入电路可以具有其他电路结构，只要能够实现相关功能即可，为了简明，本文不再赘述。图5B示出了图5A所示移位寄存器单元的一种信号时序图，图5C示出了移位寄存器单元的另一信号时序图，图5D示出了移位寄存器单元的另一信号时序图。接下来，将参考图5A、图5B、图5C和图5D描述根据本公开实施例的移位寄存器单元的操作。根据本公开实施例，在显示装置的初始供电阶段P1期间，第一控制电压信号Cont1和第二控制电压信号Cont2的电压不稳定，可能是低电平也可能是高电平。如图5B所示，在初始供电阶段P1期间，第一控制电压信号Cont1和第二控制电压信号Cont2均为低电平，第一晶体管T1截止，第二晶体管T2截止，第一电压信号V1经过电阻R分压后施加到第三晶体管T3的栅极。例如在第一电压信号V1为34V、第一电阻R的阻值为4.7KΩ的示例中，施加到第三晶体管T3的栅极的输出控制信号CoutputVT3_g为大约32V，因此第三晶体管T3的栅极电压为高电平，第三晶体管T3导通，由此将第二电压信号V2提供给输出信号端OUTPUT，使输出信号端OUTPUT保持为低电平，因此无有效电平输出。之后，在正常显示阶段P2期间，在第一控制电压信号Cont1和第二控制电压信号Cont2中的一个为高电平，另一个的情况下为低电平，第一晶体管T1和第二晶体管T2之一导通，由此将第二电压信号V2施加到第三晶体管T3的栅极。输出控制信号CoutputVT3_g为低电平，第三晶体管T3截止。可以看出，根据本公开实施例的输出控制电路实质上不会影响移位寄存器单元的操作。因此，在之后的显示装置正常操作过程P2中，移位寄存器单元按照正常操作流程进行操作。例如可以按照上文中参考图1A和1B所示执行操作。如图5C所示，在初始供电阶段P1’期间，第一控制电压信号Cont1和第二控制电压信号Cont2中的一个为高电平，另一个为低电平。第一晶体管T1和第二晶体管T2之一导通，由此将第二电压信号V2施加到第三晶体管T3的栅极。第三晶体管T3的栅极电压VT3_g为低电平，第三晶体管T3截止。第一控制电压信号Cont1和第二控制电压信号Cont2之一为高电平，使得第四晶体管T4和第七晶体管T4’之一导通，使得第五晶体管T5和第八晶体管T5’之一导通，下拉控制节点PD1和下拉控制节点PD2之一变为高电平，第六晶体管T6和第九晶体管T6’之一导通，将第二电压信号V2提供给输出信号端OUTPUT，使输出信号端OUTPUT保持为低电平，因此无有效电平输出。即，在第一控制电压信号Cont1和第二控制电压信号Cont2中的一个为高电平、另一个为低电平的情况下，根据本公开实施例的输出控制电路实质上不会影响移位寄存器单元的操作，本领域技术人员可以理解，这种情况实质上对应于显示装置的正常操作状态。因此，与图5A所示的类似，在之后的显示装置正常操作过程P2中，移位寄存器单元按照正常操作流程进行操作。如图5D所示，在初始供电阶段P1”期间，第一控制电压信号Cont1和第二控制电压信号Cont2均为高电平，第一晶体管T1导通，第二晶体管T2导通，由此将第二电压信号V2施加到第三晶体管T3的栅极。输出控制信号CoutputVT3_g为低电平，第三晶体管T3截止。第一控制电压信号Cont1为高电平，第四晶体管T4导通，使得第五晶体管T5导通，下拉控制节点PD1变为高电平，第六晶体管T6导通，将第二电压信号V2提供给输出信号端OUTPUT，使输出信号端OUTPUT保持为低电平，因此无有效电平输出。同时，第二控制电压信号Cont2为高电平，第七晶体管T4’导通，使得第八晶体管T5’导通，下拉控制节点PD2变为高电平，第九晶体管T6’导通，将第二电压信号V2提供给输出信号端OUTPUT，使输出信号端OUTPUT保持为低电平，因此无有效电平输出。之后，在正常显示阶段P2期间，在第一控制电压信号Cont1和第二控制电压信号Cont2中的一个为高电平，另一个的情况下为低电平。如上所述，输出控制信号CoutputVT3_g为低电平，第三晶体管T3截止。根据本公开实施例的输出控制电路实质上不会影响移位寄存器单元的操作。因此，在之后的显示装置正常操作过程P2中，移位寄存器单元按照正常操作流程进行操作。根据本公开实施例，还提供了一种栅极驱动电路。图6示出了根据本公开实施例的栅极驱动电路60的一种示意图。如图6所示，根据本公开实施例的栅极驱动电路60可以包括控制电压信号线CONT，配置为提供控制电压信号Cont。栅极驱动电路还可以包括第一电压信号线，配置为提供第一电压信号V1。栅极驱动电路60还可以包括N级根据本公开实施例的移位寄存器单元，其中N为大于等于2的整数。例如，控制电压信号线CONT可以包括：第一控制电压信号线CONT1，配置为提供第一控制电压信号Cont1；以及第二控制电压信号线CONT2，配置为提供第二控制电压信号Cont2。本领域技术人员可以理解，根据本公开实施例的输出控制电路可以设置在移位寄存器单元的内部，图6所示的栅极驱动电路示例示出了这种情况。根据本公开实施例，还提供了另一种栅极驱动电路。图7示出了根据本公开实施例的栅极驱动电路的一种示意图。如图7所示，根据本公开实施例的栅极驱动电路70可以包括控制电压信号线CONT，配置为提供控制电压信号Cont。栅极驱动电路70还可以包括第一电压信号线，配置为提供第一电压信号V1。栅极驱动电路70还可以包括级联的N个移位寄存器单元其中N为大于等于2的整数；以及N个根据本公开实施例的输出控制电路。例如，控制电压信号线CONT可以包括：第一控制电压信号线CONT1，配置为提供第一控制电压信号Cont1；以及第二控制电压信号线CONT2，配置为提供第二控制电压信号Cont2。本领域技术人员可以理解，根据本公开实施例的输出控制电路可以设置在移位寄存器单元的外部，图7所示的栅极驱动电路示例示出了这种情况。本领域技术人员可以理解，尽管为了简明，图6和图7的示例中仅示出了使用一个时钟信号的情况，根据本公开实施例的栅极驱动电路同样适用于适用多个时钟信号的情况，例如6个时钟或8个时钟。此外，可以在根据本公开实施例的栅极驱动电路中设置总复位信号，利用例如STV信号在每一帧显示初始阶段对所有移位寄存器单元进行总复位。图8示出了根据本公开实施例栅极驱动电路的一种驱动方法示例流程图。本领域技术人员可以理解，该驱动方法可以应用于本公开实施例的栅极驱动电路，例如图6和图7所示的栅极驱动电路。应注意，以下方法中各个步骤的序号仅作为该步骤的表示以便描述，而不应被看作表示该各个步骤的执行顺序。除非明确指出，否则该方法不需要完全按照所示顺序来执行。如图8所示，根据本公开实施例的栅极驱动电路的驱动方法80可以包括以下步骤。在步骤S801，向第一电压信号线提供第一电压信号，向第一控制电压信号线提供第一控制电压信号，向第二控制电压信号线提供第二控制电压信号。图9示出了根据本公开实施例的显示装置的示意方框图。如图9所示，显示装置90可以包括根据本公开实施例的栅极驱动电路910。根据本公开实施例的显示装置90可以是电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。以上所述的具体实施例，对本公开实施例的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开实施例的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

权利要求：1.一种移位寄存器单元，包括：输出电路，被配置成接收时钟信号，并在上拉控制节点的电位控制下将所述时钟信号输出至输出信号端；下拉控制电路，被配置成接收控制电压信号，并利用所述控制电压信号控制所述上拉控制节点和输出信号端的电位；以及输出控制电路，被配置成接收第一电压信号和所述控制电压信号，并响应于所述第一电压信号和所述控制电压信号，控制所述输出信号端的电位。2.根据权利要求1所述的移位寄存器单元，其中，所述控制电压信号包括第一控制电压信号和第二控制电压信号中的至少一个；所述输出控制电路包括：第一控制子电路，所述第一控制子电路配置为基于第一控制电压信号和第二控制电压信号中的至少一个，产生输出控制信号；第二控制子电路，所述第二控制子电路配置为接收输出控制信号，并响应于所述第一电压信号和所述输出控制信号控制所述输出信号端的电位。3.根据权利要求2所述的移位寄存器单元，其中，所述第一控制子电路包括第一晶体管和第一电阻；其中第一晶体管的栅极连接为接收所述第一控制电压信号，第一极连接为接收第二电压信号，第二极连接至第一电阻的第一端；第一电阻的第二端连接至接收所述第一电压信号的第一电压信号端。4.根据权利要求3所述的移位寄存器单元，其中，所述第一控制子电路还包括第二晶体管；第二晶体管的栅极连接为接收所述第二控制电压信号，第一极连接为接收第二电压信号，第二极连接至第一电阻的第一端。5.根据权利要求3所述的移位寄存器单元，其中，所述第二控制子电路包括第三晶体管，第三晶体管的栅极连接至所述第一晶体管的第二极和第一电阻的第一端，第一极连接为接收第二电压信号，第二极连接至所述输出信号端。6.根据权利要求1至5之一所述的移位寄存器单元，所述下拉控制电路包括第一下拉控制电路；第一下拉控制电路包括第四晶体管，第五晶体管和第六晶体管；其中，第四晶体管的栅极和第一极连接为接收第一控制电压信号，第二极连接至第五晶体管的栅极；第五晶体管的第一极连接为接收第一控制电压信号，第二极连接第六晶体管的栅极；以及第六晶体管的第一极连接为接收第二电压信号，第二极连接所述输出信号端。7.根据权利要求6所述的移位寄存器单元，其中，所述下拉控制电路还包括第二下拉控制电路；第二下拉控制电路包括第七晶体管，第八晶体管和第九晶体管；第七晶体管的栅极和第一极连接为接收第二控制电压信号，第二极连接至第八晶体管的栅极；第八晶体管的第一极连接为接收第二控制电压信号，第二极连接至第九晶体管的栅极；以及第九晶体管的第一极连接为接收第二电压信号，第二极连接至所述输出信号端。8.一种栅极驱动电路，包括：控制电压信号线，配置为提供控制电压信号；第一电压信号线，配置为提供第一电压信号；以及N级如权利要求1至7之一所述的移位寄存器单元，其中N为大于等于2的整数。9.根据权利要求8所述的栅极驱动电路，其中，所述控制电压信号线包括：第一控制电压信号线，配置为提供第一控制电压信号；以及第二控制电压信号线，配置为提供第二控制电压信号。10.一种栅极驱动电路，包括：第一电压信号线，配置为提供第一电压信号；控制电压信号线，配置为提供控制电压信号；级联的N个移位寄存器单元，其中N为大于等于2的整数；以及N个输出控制电路；其中，所述N级移位寄存器单元中的每一个包括输出电路，被配置成接收时钟信号，并在上拉控制节点的电位控制下将所述时钟信号输出至输出信号端；和下拉控制电路，被配置成接收控制电压信号，并利用所述控制电压信号控制所述上拉控制节点和输出信号端的电位；其中，所述N个输出控制电路中的每一个连接至对应一个移位寄存器单元的下拉控制电路和输出信号端，并被配置成接收第一电压信号和所述控制电压信号，并响应于所述第一电压信号和所述控制电压信号，控制相连的输出信号端的电位。11.根据权利要求10所述的栅极驱动电路，其中，所述控制电压信号线包括：第一控制电压信号线，配置为提供第一控制电压信号；以及第二控制电压信号线，配置为提供第二控制电压信号。12.根据权利要求10所述的栅极驱动电路，其中，所述控制电压信号包括第一控制电压信号和第二控制电压信号中的至少一个；所述输出控制电路包括：第一控制子电路，所述第一控制子电路配置为基于第一控制电压信号和第二控制电压信号中的至少一个，产生输出控制信号；第二控制子电路，所述第二控制子电路配置为接收输出控制信号，并响应于所述第一电压信号和所述输出控制信号控制所述输出信号端的电位。13.根据权利要求12所述的栅极驱动电路，其中，所述第一控制子电路包括第一晶体管和第一电阻；其中第一晶体管的栅极连接为接收所述第一控制电压信号，第一极连接为接收第二电压信号，第二极连接至第一电阻的第一端；第一电阻的第二端连接至接收所述第一电压信号的第一电压信号端。14.根据权利要求13所述的栅极驱动电路，其中，所述第一控制子电路还包括第二晶体管；第二晶体管的栅极连接为接收所述第二控制电压信号，第一极连接为接收第二电压信号，第二极连接至第一电阻的第一端。15.根据权利要求13所述的栅极驱动电路，其中，所述第二控制子电路包括第三晶体管，第三晶体管的栅极连接至所述第一晶体管的第二极和第一电阻的第一端，第一极连接为接收第二电压信号，第二极连接至所述输出信号端。16.一种显示装置，包括如权利要求8或10所述的栅极驱动电路。17.一种如权利要求9或11所述的栅极驱动电路的驱动方法，包括：向第一电压信号线提供第一电压信号，向第一控制电压信号线提供第一控制电压信号，向第二控制电压信号线提供第二控制电压信号。

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