申请/专利权人：三星电子株式会社

申请日：2020-09-29

公开（公告）日：2021-04-13

公开（公告）号：CN112653454A

主分类号：H03L7/081(20060101)

分类号：H03L7/081(20060101)

优先权：["20191010 KR 10-2019-0125676"]

专利状态码：在审-实质审查的生效

法律状态：2022.09.13#实质审查的生效;2021.04.13#公开

摘要：锁相环PLL电路可以包括压控振荡器、亚采样PLL电路和分数分频控制电路。分数分频控制电路可以包括：压控延迟线，路由反馈信号以生成延迟信息；复制压控延迟线，其上施加有延迟信息并且被配置为路由参考时钟信号以生成多个延迟参考时钟信号，每个延迟参考时钟信号被延迟多达不同的相应延迟时间；以及数字时间转换器DTC，被配置为根据多个延迟参考时钟信号生成选择参考时钟信号，并将选择参考时钟信号输出到亚采样PLL电路。

主权项：1.一种锁相环PLL电路，包括：压控振荡器，被配置为生成输出时钟信号；亚采样PLL电路，被配置为接收所述输出时钟信号作为反馈信号，并基于所述输出时钟信号来执行基于分数分频的锁相操作；以及分数分频控制电路，被配置为将用于所述基于分数分频的锁相操作的选择参考时钟信号提供给所述亚采样PLL电路，其中，所述分数分频控制电路包括：压控延迟线，被配置为路由所述反馈信号并基于所述反馈信号生成延迟信息；复制压控延迟线，其上施加有所述延迟信息并且被配置为路由参考时钟信号以生成多个延迟参考时钟信号，每个延迟参考时钟信号被延迟多达不同的相应延迟时间；以及数字时间转换器DTC，被配置为根据所述多个延迟参考时钟信号生成所述选择参考时钟信号，并将所述选择参考时钟信号输出到所述亚采样PLL电路。

全文数据：

权利要求：

百度查询： 三星电子株式会社 锁相环电路和包括锁相环电路的时钟发生器

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