申请/专利权人:杭州加速科技有限公司
申请日:2020-12-30
公开(公告)日:2021-04-13
公开(公告)号:CN112651208A
主分类号:G06F30/394(20200101)
分类号:G06F30/394(20200101)
优先权:
专利状态码:在审-实质审查的生效
法律状态:2021.04.30#实质审查的生效;2021.04.13#公开
摘要:本发明公开了一种FPGA芯片内各模块之间的布线拥塞优化方法,包括步骤S1:通过EDA综合工具对FPGA芯片内部若干个电路模块进行预布线,并获取预布线结果;步骤S2:对预布线结果进行数据分析,获取电路模块间布线是否存在拥塞问题,并统计存在布线拥塞的模块;步骤S3:在存在布线拥塞的电路模块间插入布线优化模块,然后重新进行综合布局布线,通过此方法的实施,解决了FPGA芯片内布线拥塞问题。
主权项:1.一种FPGA芯片内各模块之间的布线拥塞优化方法,其特征在于:步骤S1:通过EDA综合工具对FPGA芯片内部若干个电路模块进行预布线,并获取预布线结果;步骤S2:对预布线结果进行数据分析,获取电路模块间布线方面是否存在拥塞问题,并统计存在布线拥塞的模块;步骤S3:在存在布线拥塞的电路模块间插入布线优化模块,然后重新进行综合布局布线。
全文数据:
权利要求:
百度查询: 杭州加速科技有限公司 一种FPGA芯片内各模块之间的布线拥塞优化方法
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