申请/专利权人：湖南大学

申请日：2018-05-30

公开（公告）日：2021-04-13

公开（公告）号：CN108735733B

主分类号：H01L27/02(20060101)

分类号：H01L27/02(20060101)

优先权：

专利状态码：有效-授权

法律状态：2021.04.13#授权;2018.11.27#实质审查的生效;2018.11.02#公开

摘要：本发明提供一种可控硅静电保护器件，包括衬底，所述衬底上设有深N阱，所述深N阱内设有P阱和N阱，所述P阱内设有第一N+注入区、第二N+注入区和第一P+注入区，所述N阱内设有第三N+注入区、第二P+注入区和第三P+注入区；所述第一N+注入区、所述第三N+注入区、所述第二P+注入区与阳极相连，所述第二N+注入区、所述第一P+注入区、所述第三P+注入区与阴极相连；所述第二N+注入区、所述P阱、所述N阱构成NPN结构，所述P阱、所述N阱、所述第三P+注入区构成PNP结构，形成可控硅结构；所述第一N+注入区和所述P阱构成第一反偏二极管，所述第三P+注入区和所述N阱构成第二反偏二极管。本发明能够解决触发电压过高的问题。

主权项：1.一种可控硅静电保护器件，其特征在于，包括衬底，所述衬底上设有深N阱，所述深N阱内设有P阱和N阱，所述P阱内设有第一N+注入区、第二N+注入区和第一P+注入区，所述N阱内设有第三N+注入区、第二P+注入区和第三P+注入区；所述第一N+注入区、所述第三N+注入区、所述第二P+注入区与阳极相连，所述第二N+注入区、所述第一P+注入区、所述第三P+注入区与阴极相连；所述第二N+注入区、所述P阱、所述N阱构成NPN结构，所述P阱、所述N阱、所述第三P+注入区构成PNP结构，形成可控硅结构；所述第一N+注入区和所述P阱构成第一反偏二极管，所述第三P+注入区和所述N阱构成第二反偏二极管。

全文数据：可控硅静电保护器件技术领域[0001]本发明涉及集成电路静电防护技术领域，特别是涉及一种可控硅静电保护器件。背景技术[0002]LDMOSLaterallyDiffusedMetalOxideSemiconductor，横向扩散金属氧化物半导体器件广泛应用于电源管理芯片，如DC-DC转换器、AC-DC转换器等。随着集成电路向高速、高压方向发展，LDM0S器件的静电保护能力弱成为限制其发展的瓶颈。因此，如何提高LDM0S器件的静电保护能力Electro-Staticdischarge，ESD，成为研宄的热点。[0003]可控娃整流器件（SiliconControlledRectifier,SCR利用PNPN结构的正反馈作用，具有较强的静电泄放能力，受到了广泛的关注。请参阅图4,将SCR结构嵌入LDM0S器件中，可以提高静电释放能力，但SCR器件的触发依赖于N阱和P阱的雪崩击穿，因此其触发电压主要取决于触发点附近的PN结掺杂浓度。由于N阱和P阱的掺杂浓度较低，导致SCR器件的触发电压较高。当触发电压高于器件内部的击穿电压，可能无法起到静电保护的作用。发明内容[0004]鉴于上述状况，有必要提供一种可控硅静电保护器件，以解决触发电压过高的问题。[0005]一种可控硅静电保护器件，包括衬底，所述衬底上设有深N阱，所述深N阱内设有P阱和N阱，所述P阱内设有第一N+注入区、第二N+注入区和第一P+注入区，所述N阱内设有第三N+注入区、第二P+注入区和第三P+注入区；所述第一N+注入区、所述第三N+注入区、所述第二P+注入区与阳极相连，所述第二N+注入区、所述第一P+注入区、所述第三P+注入区与阴极相连;所述第二N+注入区、所述P阱、所述N阱构成NPN结构，所述P阱、所述N阱、所述第三P+注入区构成PNP结构，形成可控硅结构;所述第一N+注入区和所述P阱构成第一反偏二极管，所述第三P+注入区和所述N阱构成第二反偏二极管。[0006]根据上述的可控硅静电保护器件，第一反偏二极管为P阱与第一N+注入区构成的PN结，第二反偏二极管为第三P+注入区与N阱构成的PN结，由于第一N+注入区与阳极相连，第三P+注入区与阴极相连，因此它们均为反偏二极管。由于注入区的浓度会比阱浓度高，因此两个反偏二极管的雪崩击穿电压比P阱N阱结的低，因此本发明的结构可有效降低触发电压。此外，在P讲中嵌入了NPN结构，在N讲中嵌入了PNP结构，构成了互补CMOS结构，而且整个结构不含有场氧区，使得该器件具有较强的静电泄放能力，且具有抗总剂量辐射的优点，可用于高可靠集成电路的静电保护。[0007]另外，本发明提出的可控娃静电保护器件，还可以具有如下附加的技术特征：[0008]进一步地，所述第一N+注入区与所述第二N+注入区之间设有第一栅氧化层，所述第一栅氧化层上覆盖有第一多晶硅栅，所述第一多晶硅栅与所述阴极相连。[0009]进一步地，所述第二P+注入区与所述第三P+注入区之间设有第二栅氧化层，所述第二栅氧化层上覆盖有第二多晶硅栅，所述第二多晶硅栅与所述阳极相连。[0010]进一步地，所述深N阱内从左到右依次设有所述p阱和所述N阱，所述p阱内从左到右依次设有所述第一N+注入区、所述第二N+注入区和所述第一P+注入区，所述邮弁内从左到右依次设有所述第三N+注入区、所述第二P+注入区和所述第三P+注入区。[0011]进一步地，从阳极到阴极，所述可控硅静电保护器件有三条静电泄放路径，第一条路径为所述第一N+注入区、所述P阱、所述第一P+注入区；第二条路径为所述第三N+注入区、所述N阱、所述第三P+注入区；第三条路径为所述第二P+注入区、所述N阱、所述、所述第一N+注入区、所述第一P+注入区。[0012]进一步地，当所述阳极的电压高于阈值时，所述第一反偏二极管和所述第二反偏二极管先于所述P阱或所述N阱触发，同时在所述N阱和所述P阱中产生自由电子-空穴对，并开始通过所述第一反偏二极管与P阱电阻、以及所述第二反偏二极管与n阱电阻构成的路径进行静电泄放。[0013]进一步地，所述衬底为P型硅衬底。附图说明[0014]图1为本发明一实施例提供的可控硅静电保护器件的结构示意图；[0015]图2为图1的等效电路图；[0016]图3为本发明一实施例提供的可控硅静电保护器件的版图；[0017]图4为现有技术中可控硅静电保护器件的结构示意图。具体实施方式[0018]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。附图中给出了本发明的若干实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。[0019]需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”、“上”、“下”以及类似的表述只是为了说明的目的，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。[0020]在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接;可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。本文所使用的术语“及或”包括一个或多个相关的所列项目的任意的和所有的组合。[0021]请参考图1及图2,本发明一实施例提供的可控硅静电保护器件，包括衬底100,具体在本实施例中，衬底100为p型硅衬底。[0022]所述衬底100上设有深N阱200,所述深N阱内200设有P阱300和N阱301。具体在本实施例中，P阱300和N阱301在深N阱200内从左到右依次设置。[0023]所述P阱300内设有第一N+注入区400、第二N+注入区401和第一P+注入区402。具体在本实施例中，第一N+注入区400、第二N+注入区401和第一P+注入区402在第一P阱内300从左到右依次设置。[0024]所述N阱301内设有第三N+注入区4〇3、第二P+注入区404和第三P+注入区405。具体在本实施例中，第三N+注入区403、第二P+注入区404和第三P+注入区405在第一N阱301内从左到右依次设置。[0025]所述第一N+注入区400、所述第三N+注入区403、所述第二P+注入区404与阳极相连，所述第二N+注入区401、所述第一P+注入区402、所述第三P+注入区405与阴极相连。[0026]所述第二N+注入区401、所述P阱300、所述N阱301构成NPN结构，8卩NMOS管Qn，所述P阱300、所述N阱301、所述第三P+注入区405构成PNP结构，g卩PMOS管Qp，构成了互补CMOS结构，从而形成可控硅结构。该两个M0S管的栅极、源极都与各自衬底短接。该结构避免了较厚场氧层的使用，因此具有较强的抗总剂量辐射的能力。[0027]所述第一N+注入区400和所述P阱300构成第一反偏二极管，g卩Dpw;所述第三P+注入区405和所述N阱301构成第二反偏二极管，g卩Dnw。[0028]其中，Rpwl和Rpw2均为p阱电阻，Rnw1和Rnw2均为n阱电阻。[0029]当阳极的电压高于阈值时，所述第一反偏二极管Dpw和所述第二反偏二极管Dnw先于所述P阱300或所述N阱301触发，同时在所述N阱301和所述P阱300中产生大量的自由电子-空穴对，并开始通过所述第一反偏二极管Dpw与p阱电阻Rpwl和RPW2、以及所述第二反偏二极管Dnw与n阱电阻Rnwl和Rnw2构成的路径进行静电泄放，同时会诱发可控硅结构的触发，进一步增大泄放静电流，因此该结构具有高ESD鲁棒性。[0030]本实施例中，所述第一N+注入区400与所述第二N+注入区401之间设有第一栅氧化层500,所述第一栅氧化层500上覆盖有第一多晶硅栅501，所述第一多晶硅栅501与阴极相连。[0031]所述第二P+注入区404与所述第三P+注入区405之间设有第二栅氧化层502,所述第二栅氧化层502上覆盖有第二多晶硅栅503，所述第二多晶硅栅503与阳极相连。[0032]从阳极到阴极，所述可控硅静电保护器件有三条静电泄放路径，第一条路径为所述第一N+注入区400、所述P阱300、所述第一P+注入区402;第二条路径为所述第三N+注入区403、所述N阱301、所述第三P+注入区405;第三条路径为所述第二P+注入区404、所述哪弁301、所述P阱300、所述第一N+注入区400、所述第一P+注入区402。[0033]本实施例的可控硅静电保护器件的版图形式如图3所示，与常规的可控硅静电保护器件的版图相比，本实施例提供的结构可降低发射极的注入效率，提高维持电压。[0034]综上所述，根据本实施例提供的可控硅静电保护器件，第一反偏二极管为P阱与第一N+注入区构成的PN结，第二反偏二极管为第三P+注入区与N阱构成的PN结，由于第一N+注入区与阳极相连，第三P+注入区与阴极相连，因此它们均为反偏二极管。由于注入区的浓度会比阱浓度高，因此两个反偏二极管的雪崩击穿电压比P阱N阱结的低，因此本发明的结构可有效降低触发电压。此外，在P阱中嵌入了NPN结构，在N阱中嵌入了PNP结构，构成了互补CMOS结构，而且整个结构不含有场氧区，使得该器件具有较强的静电泄放能力，且具有抗总剂量辐射的优点，可用于高可靠集成电路的静电保护。[0035]在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。[0036]以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

权利要求：1.一种可控硅静电保护器件，其特征在于，包括衬底，所述衬底上设有深N阱，所述深N阱内设有P阱和N阱，所述P阱内设有第一N+注入区、第二N+注入区和第一P+注入区，所述N讲内设有第三N+注入区、第二P+注入区和第三P+注入区；所述第一N+注入区、所述第三N+注入区、所述第二P+注入区与阳极相连，所述第二N+注入区、所述第一P+注入区、所述第三P+注入区与阴极相连;所述第二N+注入区、所述P阴1、所述N讲构成NPN结构，所述?讲、所述N讲、所述第三P+注入区构成PNP结构，形成可控硅结构;所述第一N+注入区和所述P阱构成第一反偏二极管，所述第三P+注入区和所述N讲构成第二反偏二极管。2.根据权利要求1所述的可控硅静电保护器件，其特征在于，所述第一N+注入区与所述第二N+注入区之间设有第一栅氧化层，所述第一栅氧化层上覆盖有第一多晶硅栅，所述第一多晶硅栅与所述阴极相连。3.根据权利要求1所述的可控硅静电保护器件，其特征在于，所述第二P+注入区与所述第三P+注入区之间设有第二栅氧化层，所述第二栅氧化层上覆盖有第二多晶硅栅，所述第二多晶硅栅与所述阳极相连。4.根据权利要求1所述的可控硅静电保护器件，其特征在于，所述深N阱内从左到右依次设有所述P阱和所述N阱，所述P阱内从左到右依次设有所述第一N+注入区、所述第二N+注入区和所述第一P+注入区，所述N阱内从左到右依次设有所述第三N+注入区、所述第二P+注入区和所述第三P+注入区。5.根据权利要求1至4任意一项所述的可控硅静电保护器件，其特征在于，从阳极到阴极，所述可控硅静电保护器件有三条静电泄放路径，第一条路径为所述第一N+注入区、所述P阱、所述第一P+注入区；第二条路径为所述第三N+注入区、所述N阱、所述第三P+注入区；第三条路径为所述第二P+注入区、所述N阱、所述P阱、所述第一N+注入区、所述第一P+注入区。6.根据权利要求1至4任意一项所述的可控硅静电保护器件，其特征在于，当所述阳极的电压高于阈值时，所述第一反偏二极管和所述第二反偏二极管先于所述P阱或所述N阱触发，同时在所述N阱和所述P阱中产生自由电子-空穴对，并开始通过所述第一反偏二极管与P阱电阻、以及所述第二反偏二极管与n阱电阻构成的路径进行静电泄放。7.根据权利要求1所述的可控硅静电保护器件，其特征在于，所述衬底为P型硅衬底。

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