申请/专利权人：上海华力集成电路制造有限公司

申请日：2018-12-19

公开（公告）日：2021-04-13

公开（公告）号：CN109638014B

主分类号：H01L27/085(20060101)

分类号：H01L27/085(20060101)

优先权：

专利状态码：有效-授权

法律状态：2021.04.13#授权;2019.05.10#实质审查的生效;2019.04.16#公开

摘要：本发明涉及一种测试结构，涉及半导体集成电路，通过同时制造多组带P阱的NMOS、带N阱的PMOS和不带阱的PMOS和不带阱的NMOS半导体器件，且各组半导体器件间的沟道长度不同，并测试至少一组半导体器件的带阱掺杂的器件的阈值电压和不带阱掺杂的器件的阈值电压，得到阈值电压数据库，分析阈值电压数据库得到阱掺杂对阈值电压的影响；提取每组带阱掺杂器件的沟道载流子迁移率和不带阱掺杂器件的沟道载流子迁移率，得到沟道载流子迁移率数据库，分析沟道载流子迁移率数据库得到阱掺杂对沟道载流子迁移率的影响，如此，可评估阱掺杂对器件阈值电压Vt和沟道中载流子迁移率IonIoff的影响，且成本低，节约资源。

主权项：1.一种测试结构，该测试结构包括多组半导体器件，其中每一组半导体器件包括：衬底，所述衬底包括多个场氧隔离区，以及由所述多个场氧隔离区隔离出来的第一有源区、第二有源区、第三有源区和第四有源区，所述第一有源区内包括位于所述衬底上的P阱、位于所述P阱上的第一埋氧化硅层以及位于所述第一埋氧化硅层上的第一顶部半导体层，另在所述第一顶部半导体层上还形成有第一栅极，以在所述第一有源区内形成一带P阱的NMOS；所述第二有源区内包括位于所述衬底上的N阱、位于所述N阱上的第二埋氧化硅层以及位于所述第二埋氧化硅层上的第二顶部半导体层，另在所述第二顶部半导体层上还形成有第二栅极，以在所述第二有源区内形成一带N阱的PMOS；第三有源区内包括位于所述衬底上的第三埋氧化硅层以及位于所述第三埋氧化硅层上的第三顶部半导体层，另在所述第三顶部半导体层上还形成有第三栅极，以在所述第三有源区内形成一不带阱的NMOS；所述第四有源区内包括位于所述衬底上的第四埋氧化硅层以及位于所述第四埋氧化硅层上的第四顶部半导体层，另在所述第四顶部半导体层上还形成有第四栅极，以在所述第四有源区内形成一不带阱的PMOS，其中多组半导体器件之间的由所述第一有源区内的所述第一顶部半导体层形成的沟道的沟道长度不同，由所述第二有源区内的所述第二顶部半导体层形成的沟道的沟道长度不同，由所述第三有源区内的所述第三顶部半导体层形成的沟道的沟道长度不同，由所述第四有源区内的所述第四顶部半导体层形成的沟道的沟道长度不同。

全文数据：测试结构、其制造方法及应用其的方法技术领域本发明涉及半导体集成电路，尤其涉及一种测试结构、其制造方法及应用其的方法。背景技术在半导体集成电路中，随着半导体技术的发展，因器件尺寸缩小化要求和光刻工艺技术的限制，体硅CMOS走至22nm后发展遇到瓶颈，而全耗尽型绝缘层上的MOSFETFDSOI因其低工作电压、高射频特性等特点成为当前的研究热点。传统的体硅通过沟道掺杂和沟道长度设计来实现多种阈值电压Vt,沟道掺杂会由于RDFrandomdopantsfluctuation,随机掺杂涨落而导致器件漏电和阈值电压Vt波动严重。FDSOI的沟道的掺杂浓度很低，不需要进行Halo离子注入，相对体硅CMOS来说，有效降低了RDF效应。另外，沟道掺杂浓度低，也有助于载流子迁移率和器件驱动电流的提升。FDSOI器件主要由前栅极Gate、较薄的硅沟道层channel、超薄埋氧化物BOX和抬升型源漏RSD组成，结构示意图如附图1，通过BOX下方的阱掺杂Backwell和背栅偏压BackBias，可实现对阈值电压和沟道中载流子迁移率IonIoff的调节。对BOX下方衬底掺杂是通过阱离子注入来实现，这种阱掺杂会在沟道里引入一些掺杂，引起阈值电压的变化，同时会引起电子和空穴的迁移率的退化。在工艺研发的过程中，为了优化衬底阱掺杂，需要评估衬底阱掺杂对器件特性的影响。常规做法是通过将阱掺杂和不掺杂设计在不同晶圆上的方法，但这种方法会受不同晶圆wafer之间差异的影响，另一方面也会造成资源的浪费。因此急需一种评估衬底阱掺杂对器件特性影响的结构及方法。发明内容本发明的目的在于提供一种测试结构，用于评估阱掺杂对器件阈值电压和沟道中载流子迁移率的影响，且成本低，节约资源。本发明提供的测试结构，包括多组半导体器件，其中每一组半导体器件包括：衬底，所述衬底包括多个场氧隔离区，以及由所述多个场氧隔离区隔离出来的第一有源区、第二有源区、第三有源区和第四有源区，所述第一有源区内包括位于所述衬底上的P阱、位于所述P阱上的第一埋氧化硅层以及位于所述第一埋氧化硅层上的第一顶部半导体层，另在所述第一顶部半导体层上还形成有第一栅极，以在所述第一有源区内形成一带P阱的NMOS；所述第二有源区内包括位于所述衬底上的N阱、位于所述N阱上的第二埋氧化硅层以及位于所述第二埋氧化硅层上的第二顶部半导体层，另在所述第二顶部半导体层上还形成有第二栅极，以在所述第二有源区内形成一带N阱的PMOS；第三有源区内包括位于所述衬底上的第三埋氧化硅层以及位于所述第三埋氧化硅层上的第三顶部半导体层，另在所述第三顶部半导体层上还形成有第三栅极，以在所述第三有源区内形成一不带阱的NMOS；所述第四有源区内包括位于所述衬底上的第四埋氧化硅层以及位于所述第四埋氧化硅层上的第四顶部半导体层，另在所述第四顶部半导体层上还形成有第四栅极，以在所述第四有源区内形成一不带阱的PMOS，其中多组半导体器件之间的由所述第一有源区内的所述第一顶部半导体层形成的沟道的沟道长度不同，由所述第二有源区内的所述第二顶部半导体层形成的沟道的沟道长度不同，由所述第三有源区内的所述第三顶部半导体层形成的沟道的沟道长度不同，由所述第四有源区内的所述第四顶部半导体层形成的沟道的沟道长度不同。更进一步的，在所述第一有源区内的所述第一栅极与所述第一顶部半导体层之间包括第一栅氧化层，在所述第二有源区内的所述第二栅极与所述第二顶部半导体层之间包括第二栅氧化层，在所述第三有源区内的所述第三栅极与所述第三顶部半导体层之间包括第三栅氧化层，在所述第四有源区内的所述栅极与所述顶部半导体层之间包括第四栅氧化层。更进一步的，所述第一有源区内的所述第一顶部半导体层、所述第二有源区内的所述第二顶部半导体层、所述第三有源区内的所述第三顶部半导体层和所述第四有源区内的所述第四顶部半导体层的材料为硅。更进一步的，所述第一有源区内的所述第一顶部半导体层和所述第三有源区内所述第三顶部半导体层的材料为硅，所述第二有源区内的所述第二顶部半导体层和所述第四有源区内的所述第四顶部半导体层的材料为锗化硅。更进一步的，所述第一有源区内的所述第一埋氧化硅层、所述第二有源区内的所述第二埋氧化硅层、所述第三有源区内的所述第三埋氧化硅层和所述第四有源区内的所述第四埋氧化硅层为超薄埋氧化硅层。更进一步的，所述第一有源区内的所述第一顶部半导体层、所述第二有源区内的所述第二顶部半导体层、所述第三有源区内的所述第三顶部半导体层和所述第四有源区内的所述第四顶部半导体层为超薄顶部半导体层。更进一步的，在所述多组半导体器件的所述栅极两侧还包括源极和漏极。本发明还提供一种上述测试结构的制造方法，其特征在于，包括：S1：提供多个晶圆，每一晶圆包括衬底，所述衬底包括多个场氧隔离区，以及由多个所述场氧隔离区隔离出来的第一有源区、第二有源区、第三有源区和第四有源区，所述第一有源区内包括位于所述衬底上的第一埋氧化硅层以及位于所述第一埋氧化硅层上的第一顶部半导体层；所述第二有源区内包括位于所述衬底上的第二埋氧化硅层以及位于所述第二埋氧化硅层上的第二顶部半导体层；所述第三有源区内包括位于所述衬底上的第三埋氧化硅层以及位于所述第三埋氧化硅层上的第三顶部半导体层；所述第四有源区内包括位于所述衬底上的第四埋氧化硅层以及位于所述第四埋氧化硅层上的第四顶部半导体层，其中所述多组半导体器件之间的所述第一有源区内的所述第一顶部半导体层形成的沟道的沟道长度不同，多组半导体器件之间的所述第二有源区内的所述第二顶部半导体层形成的沟道的沟道长度不同，多组半导体器件之间的所述第三有源区内的所述第三顶部半导体层形成的沟道的沟道长度不同，多组半导体器件之间的所述第四有源区内的所述第四顶部半导体层形成的沟道的沟道长度不同；S2：在多个所述晶圆上形成第一光罩，其中所述第一光罩对应所述第二有源区的区域打开，对应所述第一有源区、所述第三有源区和所述第四有源区的区域不打开，以所述第一光罩为掩膜对所述第二有源区进行阱离子注入，以在所述第二有源区的所述衬底上形成N阱，其中所述N阱位于所述第二埋氧化硅层之下的所述衬底上；S3：去除所述第一光罩层；S4：在多个所述晶圆上形成第二光罩，其中所述第二光罩对应所述第一有源区的区域打开，对应所述第二有源区、所述第三有源区和所述第四有源区的区域不打开，以所述第二光罩为掩膜对所述第一有源区进行阱离子注入，以在所述第一有源区的所述衬底上形成P阱，其中所述P阱位于所述第一埋氧化硅层之下的所述衬底上；S5：去除所述第二光罩层；以及S6：在多个所述晶圆的所述第一顶部半导体层上形成第一栅极，以在所述第一有源区内形成一带P阱的NMOS，在所述第二顶部半导体层上形成第二栅极，以在所述第二有源区内形成一带N阱的PMOS，在所述第三顶部半导体层上形成第三栅极，以在所述第三有源区内形成一不带阱的NMOS，在所述第四顶部半导体层上形成第四栅极，以在所述第四有源区内形成一不带阱的PMOS。更进一步的，还包括在多组所述半导体器件的所述栅极两侧分别形成源极和漏极。更进一步的，所述第一光罩为NWell光罩，所述第二光罩为PWell光罩。本发明还提供一种应用上述的测试结构的方法，包括：测试至少一组所述半导体器件的带P阱的NMOS、带N阱的PMOS、不带阱的NMOS和不带阱的PMOS器件的阈值电压，形成带P阱的NMOS、带N阱的PMOS、不带阱的NMOS和不带阱的PMOS器件的阈值电压数据库，分析阈值电压数据库得到阱掺杂对阈值电压的影响；以及提取每组带P阱的NMOS、带N阱的PMOS、不带阱的NMOS和不带阱的PMOS器件的沟道载流子迁移率，得到沟道载流子迁移率数据库，分析沟道载流子迁移率数据库得到阱掺杂对沟道载流子迁移率的影响。更进一步的，通过Yfunction的方法提取器件的载流子迁移率。本发明提供的测试结构，通过同时制造多组带P阱的NMOS、带N阱的PMOS和不带阱的PMOS和不带阱的NMOS半导体器件，且各组半导体器件间的沟道长度不同，并测试至少一组半导体器件的带阱掺杂的器件的阈值电压和不带阱掺杂的器件的阈值电压，得到阈值电压数据库，分析阈值电压数据库得到阱掺杂对阈值电压的影响；提取每组带阱掺杂器件的沟道载流子迁移率和不带阱掺杂器件的沟道载流子迁移率，得到沟道载流子迁移率数据库，分析沟道载流子迁移率数据库得到阱掺杂对沟道载流子迁移率的影响，如此，可评估阱掺杂对器件阈值电压Vt和沟道中载流子迁移率IonIoff的影响，且成本低，节约资源。附图说明图1为一现有技术的测试结构示意图。图2为本发明一实施例的测试结构中一组半导体器件的示意图。图3为一组半导体器件的阈值电压示意图。图中主要元件附图标记说明如下：100、衬底；310、第一有源区；320、第二有源区；330、第三有源区；340、第四有源区；311、P阱；321、N阱；312、第一埋氧化硅层；322、第二埋氧化硅层；332、第三埋氧化硅层；342、第四埋氧化硅层；313、第一顶部半导体层；323、第二顶部半导体层；333、第三顶部半导体层；343、第四顶部半导体层；314、第一栅极；324、第二栅极；334、第三栅极；344、第四栅极；315、第一栅氧化层；325、第二栅氧化层；335、第三栅氧化层；345、第四栅氧化层。具体实施方式下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。本发明一实施例，在于提供一种测试结构，用于评估衬底阱掺杂对器件特性的影响。本发明的测试结构包括多组半导体器件，其中每一组半导体器件的具体结构可参阅图2，图2为本发明一实施例的测试结构中一组半导体器件的示意图，如图2所示，该组半导体器件包括衬底100，如硅衬底，衬底100包括多个场氧隔离区200如浅沟槽隔离区，以及由多个场氧隔离区200隔离出来的第一有源区310、第二有源区320、第三有源区330和第四有源区340，第一有源区310内包括位于衬底100上的P阱pw311、位于P阱311上的第一埋氧化硅层buriedoxide,BOX312以及位于第一埋氧化硅层buriedoxide,BOX312上的第一顶部半导体层313，另在第一顶部半导体层313上还形成有第一栅极314，以在第一有源区310内形成一带P阱的NMOS；第二有源区320内包括位于衬底100上的N阱nw321、位于N阱321上的第二埋氧化硅层buriedoxide,BOX322以及位于第二埋氧化硅层buriedoxide,BOX322上的第二顶部半导体层323，另在第二顶部半导体层323上还形成有第二栅极324，以在第二有源区320内形成一带N阱的PMOS；第三有源区330内包括位于衬底100上的第三埋氧化硅层buriedoxide,BOX332以及位于第三埋氧化硅层buriedoxide,BOX332上的第三顶部半导体层333，另在第三顶部半导体层333上还形成有第三栅极334，以在第三有源区330内形成一不带阱的NMOS；第四有源区340内包括位于衬底100上的第四埋氧化硅层buriedoxide,BOX342以及位于第四埋氧化硅层buriedoxide,BOX342上的第四顶部半导体层343，另在第四顶部半导体层343上还形成有第四栅极344，以在第四有源区340内形成一不带阱的PMOS，其中多组半导体器件之间的由第一有源区310内的第一顶部半导体层313形成的沟道的沟道长度不同，由第二有源区320内的第二顶部半导体层323形成的沟道的沟道长度不同，由第三有源区330内的第三顶部半导体层333形成的沟道的沟道长度不同，由第四有源区340内的第四顶部半导体层343形成的沟道的沟道长度不同。具体的可参阅表1，表1为本发明一实施例的多组半导体器件中其中一器件的尺寸。如表1所示，以包括五组半导体器件为例，每组半导体器件中的该器件的沟道长度Length不同。表1另，在本发明一实施例中，在第一有源区310内的第一栅极314与第一顶部半导体层313之间包括第一栅氧化层315，在第二有源区320内的第二栅极324与第二顶部半导体层323之间包括第二栅氧化层325，在第三有源区330内的第三栅极334与第三顶部半导体层333之间包括第三栅氧化层335，在第四有源区340内的栅极343与顶部半导体层344之间包括第四栅氧化层335。另，在本发明一实施例中，第一有源区310内的第一顶部半导体层313、第二有源区320内的第二顶部半导体层323、第三有源区330内的第三顶部半导体层333和第四有源区340内的第四顶部半导体层343的材料为硅。另，在本发明一实施例中，第一有源区310内的第一顶部半导体层313和第三有源区330内第三顶部半导体层333的材料为硅Si，第二有源区320内的第二顶部半导体层323和第四有源区340内的第四顶部半导体层343的材料为锗化硅SiGe。另，在本发明一实施例中，第一有源区310内的第一埋氧化硅层312、第二有源区320内的第二埋氧化硅层322、第三有源区330内的第三埋氧化硅层332和第四有源区340内的第四埋氧化硅层342为超薄埋氧化硅层。第一有源区310内的第一顶部半导体层313、第二有源区320内的第二顶部半导体层323、第三有源区330内的第三顶部半导体层333和第四有源区340内的第四顶部半导体层343为超薄顶部半导体层。在本发明一实施例中，在多组半导体器件的栅极两侧还包括源极和漏极。另，在本发明一实施例中，带P阱的NMOS、带N阱的PMOS、不带阱的NMOS和不带阱的PMOS器件之间的位置关系可随意组合，只要每组半导体器件均包括带P阱的NMOS、带N阱的PMOS、不带阱的NMOS和不带阱的PMOS器件即可。另，在本发明一实施例中，还提供一种应用上述测试结构的方法，该方法用于评估阱掺杂对器件特性的影响，包括：测试至少一组半导体器件的带P阱的NMOS、带N阱的PMOS、不带阱的NMOS和不带阱的PMOS器件的阈值电压，形成带P阱的NMOS、带N阱的PMOS、不带阱的NMOS和不带阱的PMOS器件的阈值电压数据库，分析阈值电压数据库得到阱掺杂对阈值电压的影响；提取每组带P阱的NMOS、带N阱的PMOS、不带阱的NMOS和不带阱的PMOS器件的沟道载流子迁移率，得到沟道载流子迁移率数据库，分析沟道载流子迁移率数据库得到阱掺杂对沟道载流子迁移率的影响。具体的可参阅图3，图3为一组半导体器件的阈值电压示意图。如图3所示，通过测试一组半导体器件的阈值电压，得到阈值电压数据，可评估带阱掺杂和不带阱掺杂对器件阈值电压的影响。在本发明一实施例中，测试每一组半导体器件内器件的阈值电压，形成阈值电压数据库，分析阈值电压数据库得到阱掺杂对阈值电压的影响。在本发明一实施例中，通过Yfunction的方法提取器件的载流子迁移率。如此，通过同时制造多组带P阱的NMOS、带N阱的PMOS和不带阱的PMOS和不带阱的NMOS半导体器件，且各组半导体器件间的沟道长度不同，并测试至少一组半导体器件的带阱掺杂的器件的阈值电压和不带阱掺杂的器件的阈值电压，得到阈值电压数据库，分析阈值电压数据库得到阱掺杂对阈值电压的影响；提取每组带阱掺杂器件的沟道载流子迁移率和不带阱掺杂器件的沟道载流子迁移率，得到沟道载流子迁移率数据库，分析沟道载流子迁移率数据库得到阱掺杂对沟道载流子迁移率的影响，如此，可评估阱掺杂对器件阈值电压Vt和沟道中载流子迁移率IonIoff的影响，且成本低，节约资源。在本发明一实施例中，还提供一种上述测试结构的制造方法，具体的，可再参阅图2，该方法包括一下步骤：S1：提供多个晶圆，每一晶圆包括衬底100，如硅衬底，衬底100包括多个场氧隔离区200如浅沟槽隔离区，以及由多个场氧隔离区200隔离出来的第一有源区310、第二有源区320、第三有源区330和第四有源区340，第一有源区310内包括位于衬底100上的第一埋氧化硅层buriedoxide,BOX312以及位于第一埋氧化硅层buriedoxide,BOX312上的第一顶部半导体层313；第二有源区320内包括位于衬底100上的第二埋氧化硅层buriedoxide,BOX322以及位于第二埋氧化硅层buriedoxide,BOX322上的第二顶部半导体层323；第三有源区330内包括位于衬底100上的第三埋氧化硅层buriedoxide,BOX332以及位于第三埋氧化硅层buriedoxide,BOX332上的第三顶部半导体层333；第四有源区340内包括位于衬底100上的第四埋氧化硅层buriedoxide,BOX342以及位于第四埋氧化硅层buriedoxide,BOX342上的第四顶部半导体层343，其中多组半导体器件之间的第一有源区310内的第一顶部半导体层313形成的沟道的沟道长度不同，多组半导体器件之间的第二有源区320内的第二顶部半导体层323形成的沟道的沟道长度不同，多组半导体器件之间的第三有源区330内的第三顶部半导体层333形成的沟道的沟道长度不同，多组半导体器件之间的第四有源区340内的第四顶部半导体层343形成的沟道的沟道长度不同。S2：在多个晶圆上形成第一光罩，其中第一光罩对应第二有源区320的区域打开，对应第一有源区310、第三有源区330和第四有源区340的区域不打开，以第一光罩为掩膜对第二有源区320进行阱离子注入，以在第二有源区320的衬底上形成N阱321，其中N阱321位于第二埋氧化硅层322之下的衬底100上。S3：去除所述第一光罩层。S4：在多个晶圆上形成第二光罩，其中第二光罩对应第一有源区310的区域打开，对应第二有源区320、第三有源区330和第四有源区340的区域不打开，以第二光罩为掩膜对第一有源区310进行阱离子注入，以在第一有源区310的衬底上形成P阱311，其中P阱311位于第一埋氧化硅层312之下的衬底100上。S5：去除所述第二光罩层。S6：在多个晶圆的第一顶部半导体层313上形成第一栅极314，以在第一有源区310内形成一带P阱的NMOS，在第二顶部半导体层323上形成第二栅极324，以在第二有源区320内形成一带N阱的PMOS，在第三顶部半导体层333上形成第三栅极334，以在第三有源区330内形成一不带阱的NMOS，在第四顶部半导体层343上形成第四栅极344，以在第四有源区340内形成一不带阱的PMOS。在本发明一实施例中，第一光罩为NWell光罩，第二光罩为PWell光罩。具体的，可参阅表2，表2为本发明一实施例的光罩设置方式。如表2所示，以第一光罩为NWell光罩，第二光罩为PWell光罩为例，NWell光罩对应的“0”表示不打开，“1”表示打开，PWell光罩对应的“1”表示不打开，“0”表示打开。MasknameNWell光罩PWell光罩masktonecleardarkNMOSwwell00PMOSwwell11NMOSwowell01PMOSwowell01表2在本发明一实施例中，更进一步的，在多组半导体器件的栅极两侧分别形成源极和漏极。综上所述，通过同时制造多组带P阱的NMOS、带N阱的PMOS和不带阱的PMOS和不带阱的NMOS半导体器件，且各组半导体器件间的沟道长度不同，并测试至少一组半导体器件的带阱掺杂的器件的阈值电压和不带阱掺杂的器件的阈值电压，得到阈值电压数据库，分析阈值电压数据库得到阱掺杂对阈值电压的影响；提取每组带阱掺杂器件的沟道载流子迁移率和不带阱掺杂器件的沟道载流子迁移率，得到沟道载流子迁移率数据库，分析沟道载流子迁移率数据库得到阱掺杂对沟道载流子迁移率的影响，如此，可评估阱掺杂对器件阈值电压Vt和沟道中载流子迁移率IonIoff的影响，且成本低，节约资源。最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

权利要求：1.一种测试结构，该测试结构包括多组半导体器件，其中每一组半导体器件包括：衬底，所述衬底包括多个场氧隔离区，以及由所述多个场氧隔离区隔离出来的第一有源区、第二有源区、第三有源区和第四有源区，所述第一有源区内包括位于所述衬底上的P阱、位于所述P阱上的第一埋氧化硅层以及位于所述第一埋氧化硅层上的第一顶部半导体层，另在所述第一顶部半导体层上还形成有第一栅极，以在所述第一有源区内形成一带P阱的NMOS；所述第二有源区内包括位于所述衬底上的N阱、位于所述N阱上的第二埋氧化硅层以及位于所述第二埋氧化硅层上的第二顶部半导体层，另在所述第二顶部半导体层上还形成有第二栅极，以在所述第二有源区内形成一带N阱的PMOS；第三有源区内包括位于所述衬底上的第三埋氧化硅层以及位于所述第三埋氧化硅层上的第三顶部半导体层，另在所述第三顶部半导体层上还形成有第三栅极，以在所述第三有源区内形成一不带阱的NMOS；所述第四有源区内包括位于所述衬底上的第四埋氧化硅层以及位于所述第四埋氧化硅层上的第四顶部半导体层，另在所述第四顶部半导体层上还形成有第四栅极，以在所述第四有源区内形成一不带阱的PMOS，其中多组半导体器件之间的由所述第一有源区内的所述第一顶部半导体层形成的沟道的沟道长度不同，由所述第二有源区内的所述第二顶部半导体层形成的沟道的沟道长度不同，由所述第三有源区内的所述第三顶部半导体层形成的沟道的沟道长度不同，由所述第四有源区内的所述第四顶部半导体层形成的沟道的沟道长度不同。2.根据权利要求1所述的测试结构，其特征在于，在所述第一有源区内的所述第一栅极与所述第一顶部半导体层之间包括第一栅氧化层，在所述第二有源区内的所述第二栅极与所述第二顶部半导体层之间包括第二栅氧化层，在所述第三有源区内的所述第三栅极与所述第三顶部半导体层之间包括第三栅氧化层，在所述第四有源区内的所述栅极与所述顶部半导体层之间包括第四栅氧化层。3.根据权利要求1所述的测试结构，其特征在于，所述第一有源区内的所述第一顶部半导体层、所述第二有源区内的所述第二顶部半导体层、所述第三有源区内的所述第三顶部半导体层和所述第四有源区内的所述第四顶部半导体层的材料为硅。4.根据权利要求1所述的测试结构，其特征在于，所述第一有源区内的所述第一顶部半导体层和所述第三有源区内所述第三顶部半导体层的材料为硅，所述第二有源区内的所述第二顶部半导体层和所述第四有源区内的所述第四顶部半导体层的材料为锗化硅。5.根据权利要求1所述的测试结构，其特征在于，所述第一有源区内的所述第一埋氧化硅层、所述第二有源区内的所述第二埋氧化硅层、所述第三有源区内的所述第三埋氧化硅层和所述第四有源区内的所述第四埋氧化硅层为超薄埋氧化硅层。6.根据权利要求1所述的测试结构，其特征在于，所述第一有源区内的所述第一顶部半导体层、所述第二有源区内的所述第二顶部半导体层、所述第三有源区内的所述第三顶部半导体层和所述第四有源区内的所述第四顶部半导体层为超薄顶部半导体层。7.根据权利要求1所述的测试结构，其特征在于，在所述多组半导体器件的所述栅极两侧还包括源极和漏极。8.一种权利要求1所述的测试结构的制造方法，其特征在于，包括：S1：提供多个晶圆，每一晶圆包括衬底，所述衬底包括多个场氧隔离区，以及由多个所述场氧隔离区隔离出来的第一有源区、第二有源区、第三有源区和第四有源区，所述第一有源区内包括位于所述衬底上的第一埋氧化硅层以及位于所述第一埋氧化硅层上的第一顶部半导体层；所述第二有源区内包括位于所述衬底上的第二埋氧化硅层以及位于所述第二埋氧化硅层上的第二顶部半导体层；所述第三有源区内包括位于所述衬底上的第三埋氧化硅层以及位于所述第三埋氧化硅层上的第三顶部半导体层；所述第四有源区内包括位于所述衬底上的第四埋氧化硅层以及位于所述第四埋氧化硅层上的第四顶部半导体层，其中所述多组半导体器件之间的所述第一有源区内的所述第一顶部半导体层形成的沟道的沟道长度不同，多组半导体器件之间的所述第二有源区内的所述第二顶部半导体层形成的沟道的沟道长度不同，多组半导体器件之间的所述第三有源区内的所述第三顶部半导体层形成的沟道的沟道长度不同，多组半导体器件之间的所述第四有源区内的所述第四顶部半导体层形成的沟道的沟道长度不同；S2：在多个所述晶圆上形成第一光罩，其中所述第一光罩对应所述第二有源区的区域打开，对应所述第一有源区、所述第三有源区和所述第四有源区的区域不打开，以所述第一光罩为掩膜对所述第二有源区进行阱离子注入，以在所述第二有源区的所述衬底上形成N阱，其中所述N阱位于所述第二埋氧化硅层之下的所述衬底上；S3：去除所述第一光罩层；S4：在多个所述晶圆上形成第二光罩，其中所述第二光罩对应所述第一有源区的区域打开，对应所述第二有源区、所述第三有源区和所述第四有源区的区域不打开，以所述第二光罩为掩膜对所述第一有源区进行阱离子注入，以在所述第一有源区的所述衬底上形成P阱，其中所述P阱位于所述第一埋氧化硅层之下的所述衬底上；S5：去除所述第二光罩层；以及S6：在多个所述晶圆的所述第一顶部半导体层上形成第一栅极，以在所述第一有源区内形成一带P阱的NMOS，在所述第二顶部半导体层上形成第二栅极，以在所述第二有源区内形成一带N阱的PMOS，在所述第三顶部半导体层上形成第三栅极，以在所述第三有源区内形成一不带阱的NMOS，在所述第四顶部半导体层上形成第四栅极，以在所述第四有源区内形成一不带阱的PMOS。9.根据权利要求8所述的制造方法，其特征在于，还包括在多组所述半导体器件的所述栅极两侧分别形成源极和漏极。10.根据权利要求8所述的制造方法，其特征在于，所述第一光罩为NWell光罩，所述第二光罩为PWell光罩。11.应用权利要求1所述的测试结构的方法，其特征在于，包括：测试至少一组所述半导体器件的带P阱的NMOS、带N阱的PMOS、不带阱的NMOS和不带阱的PMOS器件的阈值电压，形成带P阱的NMOS、带N阱的PMOS、不带阱的NMOS和不带阱的PMOS器件的阈值电压数据库，分析阈值电压数据库得到阱掺杂对阈值电压的影响；以及提取每组带P阱的NMOS、带N阱的PMOS、不带阱的NMOS和不带阱的PMOS器件的沟道载流子迁移率，得到沟道载流子迁移率数据库，分析沟道载流子迁移率数据库得到阱掺杂对沟道载流子迁移率的影响。12.根据权利要求11所述的方法，其特征在于，通过Yfunction的方法提取器件的载流子迁移率。

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