申请/专利权人：上海华力集成电路制造有限公司

申请日：2019-03-04

公开（公告）日：2021-04-13

公开（公告）号：CN109950207B

主分类号：H01L21/8238(20060101)

分类号：H01L21/8238(20060101);H01L21/28(20060101)

优先权：

专利状态码：有效-授权

法律状态：2021.04.13#授权;2019.07.23#实质审查的生效;2019.06.28#公开

摘要：本发明涉及栅极的制造方法，涉及半导体集成电路制造方法，在栅极的制造过程中，形成接触孔刻蚀停止层和层间膜，首先以高度最高的接触孔刻蚀停止层为停止层对层间膜进行化学机械研磨并实现第一次平坦化；接着进行干刻工艺去除栅极上的氧化层实现第二次平坦化，并且向下过刻蚀层间膜直至打开位于层间膜内的至少一空洞，之后再填充氧化层组成的层间膜，则层间膜将栅极之间的间隙和空洞完全填充并延伸到所述栅极的顶部，之后进行以多晶硅栅为停止层的第三次平坦化工艺，如此提高了栅极高度的一致性，并改善孔洞问题，且不损伤源漏极的结构，从而提高芯片性能。

主权项：1.一种栅极的制造方法，其特征在于，包括：S1：提供一半导体衬底，在所述半导体衬底表面依次形成栅介质层和多晶硅栅；S2：在所述多晶硅栅的表面形成硬质掩模层，所述硬质掩模层由第一氮化层和第二氧化层叠加而成；S3：进行光刻刻蚀形成多个栅极，各所述栅极由刻蚀后的所述栅介质层、所述多晶硅栅和所述硬质掩模层叠加而成；S4：在各所述栅极的侧面形成内层侧墙和外层侧墙；S5：去除各所述栅极的所述外层侧墙；S6：形成由氮化层组成的接触孔刻蚀停止层，所述接触孔刻蚀停止层覆盖在所述栅极的顶部的所述硬质掩模层表面、所述内层侧墙的侧面以及所述栅极之间的所述半导体衬底表面；S7：在接触孔刻蚀停止层上形成由氧化层组成的层间膜，并所述层间膜延伸到所述栅极的顶部，其中位于所述栅极之间的间隙处的所述层间膜内包括至少一空洞；S8：进行第一次平坦化，所述第一次平坦化以最高的所述接触孔刻蚀停止层为停止层，所述第一次平坦化后所述层间膜的表面和最高的所述接触孔刻蚀停止层的表面相平；S9：首先进行对氧化层、氮化层和所述层间膜无选择性蚀刻方式的干刻工艺，当刻蚀到所述第一氮化层时，用选择比高的气体继续刻蚀所述层间膜，而不刻蚀氮化层，直至打开位于所述层间膜内的至少一所述空洞；S10：再一次形成由氧化层组成的层间膜，并使形成的层间膜填充所述被打开的空洞，并完全填充所述栅极之间的间隙，并延伸到所述栅极的顶部，以使层间膜的表面高于所述栅极；以及S11：以所述多晶硅栅为停止层进行第三次平坦化工艺。

全文数据：栅极的制造方法技术领域本发明涉及半导体集成电路制造方法，尤其涉及一种栅极的制造方法。背景技术现有先进逻辑芯片工艺中，组件通常包括n型场效应晶体管FET即nFET和p型场效应晶体管即pFET。现有方法中，先通过虚拟多晶硅dummypoly工艺制备临时多晶硅栅来定义源漏极，然后去除虚拟多晶硅栅，并在多晶硅栅去除的区域形成金属栅MG。另，为了增加组件电性性能，会在pFET或nFET的工艺外额外进行组件增强工艺。组件增强工艺会直接影响到后续不同组件间栅极高度，造成后续不同组件间栅极高度的不同而影响组件电性。另外栅极的宽度不一致也会影响到后续不同组件间栅极高度。最后使得同一半导体衬底表面上的各区域的栅极的高度不一致，具体的，可参阅图1，图1为现有技术中栅极结构制造过程之一的示意图，如图1中的虚线AA所示，半导体衬底100表面上的各区域的栅极的高度具有较大的差异。栅极的高度差异会对后续的中段工艺MEOL产生不利的影响。例如，现有技术中，后续进行多晶硅栅201上的硬质掩模层由氮化层202和氧化层203组成的回刻工艺通常包括步骤：进行光刻胶的涂布；之后对光刻胶进行回刻，回刻后的光刻胶的高度高于多晶硅栅201的高度。但，以光刻胶为掩膜进行硬质掩模层的回刻时，由于栅极的高度不一，也即各栅极的顶部的氧化层203的厚度不一，而在氧化层203的回刻过程中，光刻胶有一定的损耗，在有些栅极顶部的氧化层还没有完成去除时，部分光刻胶的高度已经低于多晶硅栅的高度，从而会将多晶硅栅的侧面暴露出来。这种栅极的高度差距过大带来的光刻胶的过渡损耗，容易造成有源区的损伤以及多晶硅栅的损伤，从而会影响组件的电性。发明内容本发明的目的在于提供一种栅极的制造方法，以提高栅极高度的一致性，并改善孔洞问题，且不损伤源漏极的结构，从而提高芯片性能。本发明提供的栅极的制造方法，包括：S1：提供一半导体衬底，在所述半导体衬底表面依次形成栅介质层和多晶硅栅；S2：在所述多晶硅栅的表面形成硬质掩模层，所述硬质掩膜层由第一氮化层和第二氧化层叠加而成；S3：进行光刻刻蚀形成多个栅极，各所述栅极由刻蚀后的所述栅介质层、所述多晶硅栅和所述硬质掩模层叠加而成；S4：在各所述栅极的侧面形成内层侧墙和外层侧墙；S5：去除各所述栅极的所述外层侧墙；S6：形成由氮化层组成的接触孔刻蚀停止层，所述接触孔刻蚀停止层覆盖在所述栅极的顶部的所述硬质掩膜层表面、所述内层侧墙的侧面以及所述栅极之间的所述半导体衬底表面；S7：在接触孔刻蚀停止层上形成由氧化层组成的层间膜，并所述层间膜延伸到所述栅极的顶部；S8：进行第一次平坦化，所述第一次平坦化以最高的所述接触孔刻蚀停止层为停止层，所述第一次平坦化后所述层间膜的表面和最高的所述接触孔刻蚀停止层的表面相平；S9：以干刻工艺去除所述栅极上的第二氧化层，并向下过刻蚀所述层间膜；S10：再一次形成由氧化层组成的层间膜，并使所述层间膜将所述栅极之间的间隙完全填充并延伸到所述栅极的顶部；以及S11：以所述多晶硅栅为停止层进行第三次平坦化工艺。更进一步的，在步骤S4中还包括组件增强工艺。更进一步的，在步骤S7中各区域的所述层间膜的顶部表面都高于最高的所述接触孔刻蚀停止层的顶部表面。更进一步的，在步骤S7中位于所述栅极之间的间隙处的所述层间膜内包括至少一空洞。更进一步的，在步骤S9中，更具体的，首先进行对氧化层、氮化层和层间膜无选择性蚀刻方式的干刻工艺，当刻蚀到所述第一氮化层时，用选择比高的气体继续刻蚀所述层间膜，而不刻蚀氮化层，直至打开位于所述层间膜内的至少一所述空洞。更进一步的，在步骤S10中形成的层间膜填充所述被打开的空洞，并完全填充所述栅极之间的间隙，并延伸到所述栅极的顶部，以使层间膜的表面高于所述栅极。更进一步的，在步骤S11中进行等比例研磨氧化层和氮化层的化学机械研磨工艺，并停留在各所述栅极的多晶硅栅的位置，得到各区域都相平的所述栅极。更进一步的，所述第一次平坦化工艺为化学机械研磨工艺。更进一步的，所述接触孔刻蚀停止层为氮化硅层。更进一步的，在半导体衬底上形成有场氧化层，所述场氧化层隔离出有源区，所述有源区包括了核心区域的有源区和核心区域外的有源区，核心区域的有源区中形成有核心组件，输入输出区域的有源区中形成有输入输出组件。更进一步的，所述场氧化层采用浅沟槽隔离STI工艺形成。更进一步的，所述核心组件和输入输出组件为晶体管。更进一步的，所述第一氮化层为氮化硅层。更进一步的，所述内层侧墙和所述外层侧墙均由氮化层材料组成，所述内层侧墙和所述外层侧墙的材质不同。更进一步的，所述半导体衬底为硅衬底。本发明提供的栅极的制造方法，在栅极的制造过程中，形成接触孔刻蚀停止层和层间膜，接触孔刻蚀停止层覆盖在栅极的顶部的硬质掩膜层表面、侧墙的侧面以及栅极之间的半导体衬底表面，层间膜位于接触孔刻蚀停止层上，并延伸到栅极的顶部，首先以高度最高的接触孔刻蚀停止层为停止层对层间膜进行化学机械研磨并实现第一次平坦化；接着进行干刻工艺去除栅极上的氧化层实现第二次平坦化，并且向下过刻蚀层间膜直至打开位于层间膜内的至少一空洞，之后再填充氧化层组成的层间膜，则层间膜将栅极之间的间隙和空洞完全填充并延伸到所述栅极的顶部，之后进行以多晶硅栅为停止层的第三次平坦化工艺，如此提高了栅极高度的一致性，并改善孔洞问题。由上可知，整个工艺过程不需要光罩，能减少产品的光罩成本，以及能规避不同芯片产品之间的光刻胶高度差异所产生的问题，并不损伤源漏极的结构，从而提高芯片性能。附图说明图1为现有技术中栅极结构制造过程之一的示意图。图2为本发明一实施例的栅极的制造方法流程图。图3A-3F为本发明一实施例的栅极的制造过程示意图。具体实施方式下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。在本发明一实施例中，提供一种栅极的制造方法，可参阅图2，图2为本发明一实施例的栅极的制造方法流程图。本发明提供的栅极的制造方法，包括：S1：提供一半导体衬底，在所述半导体衬底表面依次形成栅介质层和多晶硅栅；S2：在所述多晶硅栅的表面形成硬质掩模层，所述硬质掩膜层由第一氮化层和第二氧化层叠加而成；S3：进行光刻刻蚀形成多个栅极，各所述栅极由刻蚀后的所述栅介质层、所述多晶硅栅和所述硬质掩模层叠加而成；S4：在各所述栅极的侧面形成内层侧墙和外层侧墙；S5：去除各所述栅极的所述外层侧墙；S6：形成由氮化层组成的接触孔刻蚀停止层，所述接触孔刻蚀停止层覆盖在所述栅极的顶部的所述硬质掩膜层表面、所述内层侧墙的侧面以及所述栅极之间的所述半导体衬底表面；S7：在接触孔刻蚀停止层上形成由氧化层组成的层间膜，并所述层间膜延伸到所述栅极的顶部；S8：进行第一次平坦化，所述第一次平坦化以最高的所述接触孔刻蚀停止层为停止层，所述第一次平坦化后所述层间膜的表面和最高的所述接触孔刻蚀停止层的表面相平；S9：以干刻工艺去除所述栅极上的第二氧化层，并向下过刻蚀所述层间膜；S10：再一次形成由氧化层组成的层间膜，并使所述层间膜将所述栅极之间的间隙完全填充并延伸到所述栅极的顶部；以及S11：以多晶硅栅为停止层进行第三次平坦化工艺。结合图1，并请参阅图3A-3F，图3A-3F为本发明一实施例的栅极的制造过程示意图。如图1所示，在半导体衬底100如硅衬底上形成场氧化层101，场氧化层101通常采用浅沟槽隔离STI工艺形成。场氧化层101隔离出有源区，有源区包括了核心Core区域的有源区和核心区域外如输入输出IO区域的有源区，核心区域的有源区中形成有核心器件，如corenFET102和corepFET103，输入输出IO区域的有源区中形成有输入输出器件，如输入输出nFET104和输入输出pFET105，一般核心区域外的有源区形成的器件的尺寸大于核心器件的尺寸。本发明一实施例中，先同时形成各组件的栅极结构的叠加结构，之后同时进行光刻定义并刻蚀形成各组件的栅极结构，各组件的栅极都是由栅介质层图中未示出、多晶硅栅201和硬质掩模层叠加而成，硬质掩模层则由第一氮化层202和第二氧化层203叠加而成，其中第一氮化层202为氮化硅层。之后在各所述栅极的侧面形成内层侧墙204和外层侧墙205，其中，内层侧墙204和外层侧墙205均由氮化层材料组成，两者的材质不同。其中各所述栅极结构顶部的侧墙对应的氮化层被去除。如上即为步骤S1至步骤S4。更具体的，在本发明一实施例中，在步骤S4中还包括组件增强工艺。组件增强工艺为形成锗硅层106，锗硅层106形成于pFET的源区或漏区，如形成于核心pFET103和输入输出pFET105的源区或漏区，能够增加pFET的沟道空穴的迁移率，从而提高器件的电学性能。在进行组件增强工艺对应的锗硅层106时，会对核心pFET103和输入输出pFET105的栅极产生相应的回刻，使得核心pFET103和输入输出pFET105的栅极的高度变低，最后使得同一半导体衬底100表面上的各区域的栅极的高度不一致，如图1中虚线AA所示。在步骤S5中去除各所述栅极的所述外层侧墙205，如图3A所示。在本发明一实施例中，以湿法工艺去除各所述栅极的所述外层侧墙205。在步骤S6中形成由氮化层组成的接触孔刻蚀停止层206，所述接触孔刻蚀停止层206覆盖在所述栅极的顶部的所述硬质掩膜层表面、所述内侧侧墙204的侧面以及所述栅极之间的所述半导体衬底100表面，可参阅图3B所示，其中，在本发明一实施例中，所述接触孔刻蚀停止层206为氮化硅SiN层。在步骤S7中在所述接触孔刻蚀停止层206上形成由氧化层组成的层间膜207，并所述层间膜207延伸到所述栅极的顶部，可参阅图3B所示，其中，在本发明一实施例中，各区域的所述层间膜207的顶部表面都高于最高的所述接触孔刻蚀停止层206的顶部表面。另，如图3B所示，位于所述栅极之间的间隙处的所述层间膜207内包括至少一空洞208,随着器件结构越来越小，所述栅极之间层间膜207的沉积容易出现孔洞208，并在栅极平坦化过程中暴露出来，在后续的金属栅沉积时会保留栅极金属而影响芯片性能。在步骤S8中进行第一次平坦化，所述第一次平坦化以最高的所述接触孔刻蚀停止层206为停止层，所述第一次平坦化后所述层间膜207的表面和最高的所述接触孔刻蚀停止层206的表面相平，可参阅图3C所示，其中，在本发明一实施例中，所述第一次平坦化工艺为化学机械研磨工艺CMP。在步骤S9中以干刻工艺去除所述栅极上的第二氧化层203，并向下过刻蚀所述层间膜207，可参阅图3D所示，更具体的，在步骤S9中，首先进行对氧化层、氮化层和层间膜无选择性蚀刻方式的干刻工艺，当刻蚀到所述第一氮化层202时，用选择比高的气体继续刻蚀所述层间膜207，而不刻蚀氮化层，直至打开位于所述层间膜207内的至少一所述空洞208。在步骤S10中再一次形成由氧化层组成的层间膜207，并使所述层间膜207将所述栅极之间的间隙完全填充并延伸到所述栅极的顶部，可参阅图3E所示，更具体的，在步骤S10中形成的层间膜207填充上述步骤中被打开的空洞208，并完全填充所述栅极之间的间隙，并延伸到所述栅极的顶部，以使层间膜207的表面高于所述栅极。在步骤S11中以多晶硅栅201为停止层进行第三次平坦化工艺，可参阅图3F所示，更具体的，在步骤S11中进行等比例研磨氧化层和氮化层的化学机械研磨工艺，并停留在各所述栅极的多晶硅栅201的位置，得到各区域都相平的所述栅极。在本发明一实施例中，所述第三次平坦化工艺为化学机械研磨工艺CMP更进一步的，在步骤S11之后还包括去除所述多晶硅栅201，在所述多晶硅栅201被去除的区域形成金属栅的步骤。综上所述，在栅极的制造过程中，形成接触孔刻蚀停止层206和层间膜207，接触孔刻蚀停止层206覆盖在栅极的顶部的硬质掩膜层表面、侧墙的侧面以及栅极之间的半导体衬底表面，层间膜位于接触孔刻蚀停止层206上，并延伸到栅极的顶部，首先以高度最高的接触孔刻蚀停止层206为停止层对层间膜207进行化学机械研磨并实现第一次平坦化；接着进行干刻工艺去除栅极上的氧化层实现第二次平坦化，并且向下过刻蚀层间膜直至打开位于层间膜207内的至少一空洞208，之后再填充氧化层组成的层间膜207，则层间膜207将栅极之间的间隙和空洞完全填充并延伸到所述栅极的顶部，之后进行以多晶硅栅201为停止层的第三次平坦化工艺，如此提高了栅极高度的一致性，并改善孔洞问题。由上可知，整个工艺过程不需要光罩，能减少产品的光罩成本，以及能规避不同芯片产品之间的光刻胶高度差异所产生的问题，并不损伤源漏极的结构，从而提高芯片性能。最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

权利要求：1.一种栅极的制造方法，其特征在于，包括：S1：提供一半导体衬底，在所述半导体衬底表面依次形成栅介质层和多晶硅栅；S2：在所述多晶硅栅的表面形成硬质掩模层，所述硬质掩膜层由第一氮化层和第二氧化层叠加而成；S3：进行光刻刻蚀形成多个栅极，各所述栅极由刻蚀后的所述栅介质层、所述多晶硅栅和所述硬质掩模层叠加而成；S4：在各所述栅极的侧面形成内层侧墙和外层侧墙；S5：去除各所述栅极的所述外层侧墙；S6：形成由氮化层组成的接触孔刻蚀停止层，所述接触孔刻蚀停止层覆盖在所述栅极的顶部的所述硬质掩膜层表面、所述内层侧墙的侧面以及所述栅极之间的所述半导体衬底表面；S7：在接触孔刻蚀停止层上形成由氧化层组成的层间膜，并所述层间膜延伸到所述栅极的顶部；S8：进行第一次平坦化，所述第一次平坦化以最高的所述接触孔刻蚀停止层为停止层，所述第一次平坦化后所述层间膜的表面和最高的所述接触孔刻蚀停止层的表面相平；S9：以干刻工艺去除所述栅极上的第二氧化层，并向下过刻蚀所述层间膜；S10：再一次形成由氧化层组成的层间膜，并使所述层间膜将所述栅极之间的间隙完全填充并延伸到所述栅极的顶部；以及S11：以所述多晶硅栅为停止层进行第三次平坦化工艺。2.根据权利要求1所述的栅极的制造方法，其特征在于，在步骤S4中还包括组件增强工艺。3.根据权利要求1所述的栅极的制造方法，其特征在于，在步骤S7中各区域的所述层间膜的顶部表面都高于最高的所述接触孔刻蚀停止层的顶部表面。4.根据权利要求1或3任一项所述的栅极的制造方法，其特征在于，在步骤S7中位于所述栅极之间的间隙处的所述层间膜内包括至少一空洞。5.根据权利要求4所述的栅极的制造方法，其特征在于，在步骤S9中，更具体的，首先进行对氧化层、氮化层和层间膜无选择性蚀刻方式的干刻工艺，当刻蚀到所述第一氮化层时，用选择比高的气体继续刻蚀所述层间膜，而不刻蚀氮化层，直至打开位于所述层间膜内的至少一所述空洞。6.根据权利要求5所述的栅极的制造方法，其特征在于，在步骤S10中形成的层间膜填充所述被打开的空洞，并完全填充所述栅极之间的间隙，并延伸到所述栅极的顶部，以使层间膜的表面高于所述栅极。7.根据权利要求1所述的栅极的制造方法，其特征在于，在步骤S11中进行等比例研磨氧化层和氮化层的化学机械研磨工艺，并停留在各所述栅极的多晶硅栅的位置，得到各区域都相平的所述栅极。8.根据权利要求1所述的栅极的制造方法，其特征在于，所述第一次平坦化工艺为化学机械研磨工艺。9.根据权利要求1所述的栅极的制造方法，其特征在于，所述接触孔刻蚀停止层为氮化硅层。10.根据权利要求1所述的栅极的制造方法，其特征在于，在半导体衬底上形成有场氧化层，所述场氧化层隔离出有源区，所述有源区包括了核心区域的有源区和核心区域外的有源区，核心区域的有源区中形成有核心组件，输入输出区域的有源区中形成有输入输出组件。11.根据权利要求10所述的栅极的制造方法，其特征在于，所述场氧化层采用浅沟槽隔离STI工艺形成。12.根据权利要求10所述的栅极的制造方法，其特征在于，所述核心组件和输入输出组件为晶体管。13.根据权利要求1所述的栅极的制造方法，其特征在于，所述第一氮化层为氮化硅层。14.根据权利要求1所述的栅极的制造方法，其特征在于，所述内层侧墙和所述外层侧墙均由氮化层材料组成，所述内层侧墙和所述外层侧墙的材质不同。15.根据权利要求1或10任一项所述的栅极的制造方法，其特征在于，所述半导体衬底为硅衬底。

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