申请/专利权人：晶焱科技股份有限公司

申请日：2019-10-16

公开（公告）日：2021-04-13

公开（公告）号：CN110828415B

主分类号：H01L23/495(20060101)

分类号：H01L23/495(20060101);H01L23/49(20060101)

优先权：["20190910 US 16/565,874"]

专利状态码：有效-授权

法律状态：2021.04.13#授权;2020.03.17#实质审查的生效;2020.02.21#公开

摘要：本发明涉及一种半导体封装结构，其包括内连接基板、绝缘胶、瞬时电压抑制芯片、至少一根第一导电线与至少一根第二导电线。内连接基板包括底层与顶层，底层包括两块第一导电区块及两块第一导电区块之间的第一绝缘区块，顶层包括两块第二导电区块及两块第二导电区块之间的第二绝缘区块。两块第二导电区块分别设在两块第一导电区块上，第二绝缘区块设在第一绝缘区块上。绝缘胶设在第二绝缘区块上。瞬时电压抑制芯片设在绝缘胶上，且并未与第二导电区块重叠。第一导电线与第二导电线分别电性连接两块第二导电区块，且分别电性连接瞬时电压抑制芯片。

主权项：1.一种半导体封装结构，包括：内连接基板，包括底层和顶层，所述底层包括两块第一导电区块和位于所述两块第一导电区块之间的第一绝缘区块，所述顶层包括两块第二导电区块和位于所述两块第二导电区块之间的第二绝缘区块，所述两块第二导电区块分别设在所述两块第一导电区块上，所述第二绝缘区块设在所述第一绝缘区块上；绝缘胶，设在所述第二绝缘区块上；瞬时电压抑制芯片，设在所述绝缘胶上，且并未与所述两块第二导电区块重叠；以及至少一根第一导电线与至少一根第二导电线，所述至少一根第一导电线与所述至少一根第二导电线分别电性连接所述两块第二导电区块，所述至少一根第一导电线与所述至少一根第二导电线还分别电性连接所述瞬时电压抑制芯片；其中，所述第一绝缘区块的宽度短于所述第二绝缘区块的宽度，所述瞬时电压抑制芯片分别与每一块所述第一导电区块的一部分重叠；其中，所述两块第二导电区块形成寄生电容，所述两块第一导电区块与所述瞬时电压抑制芯片形成二个寄生电容。

全文数据：

权利要求：

百度查询： 晶焱科技股份有限公司 半导体封装结构

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