申请/专利权人：成都理工大学

申请日：2018-07-04

公开（公告）日：2021-04-27

公开（公告）号：CN108845528B

主分类号：G05B19/042(20060101)

分类号：G05B19/042(20060101);G06F13/42(20060101)

优先权：

专利状态码：有效-授权

法律状态：2021.04.27#授权;2018.12.14#实质审查的生效;2018.11.20#公开

摘要：本发明公开了一种多通道数的全时间段并行数据记录装置及记录方法，包括模拟信号采集模块、FPGA控制器和SD卡，还包括一与FPGA控制器连接的GPS模块；本发明利用可编程逻辑器件实现多通道的数据同步采集和存储，采用高精度GPS授时模块在数据打包储存的同时，将时间信息和通道编号一起保存，实现全时间段数据记录，通过本发明有效实现了多通道同步采集和记录，解决了现有记录装置通道数少，数据采集精度不高，同步精度不高，不能全时间段进行存储等问题。

主权项：1.一种多通道的全时间段并行数据记录装置，包括依次连接的模拟信号采集模块、FPGA控制器和SD卡，所述FPGA控制器包括多组并行IO口，其特征在于：还包括一与FPGA控制器连接的GPS模块；所述模拟信号采集模块包括数块模拟板，每个模拟板上分别设有两个ADA4941芯片和两个AD7767芯片，所述ADA4941芯片和AD7767芯片一一对应连接，其中，ADA4941芯片用于获取前级的单端信号，并将其转化为差分信号并直接送入AD7767芯片中，所述AD7767芯片用于将差分信号转化为数字信号；所述AD7767芯片包括READY端，同一块模拟板上的两个AD7767芯片通过菊花链方式级联，级联的后端通过SDO端进行数据输出；每个模拟板的一个SDO端、两个READY端分别与FPGA控制器的IO口连接，每个AD7767芯片的READY端对应一个数据通道，对数据通道按顺序编号；所述AD7767芯片包括还包括端、SCLK端、MCLK端、端，所有AD7767芯片的端、SCLK端、MCLK端、分别合并，共用同一信号、SCLK信号、MCLK信号和信号。

全文数据：多通道数的全时间段并行数据记录装置及记录方法技术领域[0001]本发明涉及一种数据记录装置，尤其涉及一种多通道数的全时间段并行数据记录装置及记录方法。背景技术[0002]在数据采集过程中，常常会用到采集端口多，多通道采集数据并存储的时候，但是现有的数据采集和存储，存在通道数少，精度不高，同步不强，不能全时间段进行存储等问题。比如单彦虎的多通道数据记录装置设计及实现这篇论文中虽然记录装置共采集了18路信号，但是只有其中6路采样率为300kSs，其它12路采样率为25kSs，18路信号有序的输入模数转换器THS1040进行采样，采样长度为10位，精度不够高。采用FLASH进行数据存储，FLASH是按页进行存储的，写完一页后要进行下一页控制字和地址的重新写入，不能全时间段进行数据存储。发明内容[0003]本发明的目的就在于提供一种解决上述问题，能实现了多通道同步采集和记录，解决了现有记录装置通道数少，精度不高，同步不强，不能全时间段进行存储等问题的多通道数的全时间段并行数据记录装置及记录方法。[0004]为了实现上述目的，本发明采用的技术方案是这样的：一种多通道数的全时间段并行数据记录装置，包括依次连接的模拟信号采集模块、FPGA控制器和SD卡，所述FPGA控制器包括多组并行IO口，还包括一与FPGA控制器连接的GPS模块；[0005]所述模拟信号采集模块包括数块模拟板，每个模拟板上分别设有两个ADA4941芯片和两个AD7767芯片，所述ADA4941芯片和AD7767芯片——对应连接，其中，ADA4941芯片用于获取前级的单端信号，并将其转化为差分信号并直接送入AD7767芯片中，所述AD7767芯片用于将差分信号转化为数字信号；[0006]所述AD7767芯片包括READY端，同一块模拟板上的两个AD7767芯片通过菊花链方式级联，级联的后端通过SDO端进行数据输出；[0007]每个模拟板的一个SDO端、两个READY端分别与FPGA控制器的IO口连接，每个AD7767芯片的READY端对应一个数据通道，对数据通道按顺序编号。[0008]作为优选:所述FPGA控制器为芯片XC6SLX9。[0009]作为优选:所述AD7767芯片包括还包括端、SCLK端、MCLK端、端，所有AD7767芯片的」端、SCLK端、MCLK端、分别合并，共用同一：信号、SCLK信号、MCLK信号和：信号。[0010]—种多通道数的全时间段并行数据记录装置的记录方法，其特征在于:包括以下步骤，[0011]⑴建立多通道数的全时间段并行数据记录装置，将每个AD7767芯片的READY端标记为一数据通道，并按顺序标号；[0012]2FPGA控制器内部设计一28比特的时钟计数器，对FPGA控制器内部的25MHz时钟信号进行计数，FPGA控制器从GPS模块中获取时钟信息，并每间隔两秒将时钟计数器清零一次，将SD卡分隔为多个扇区，每个扇区为512字节；[0013]3单端信号经ADA4941芯片转化成差分信号，该差分信号直接连接并送入AD7767芯片中，由AD7767芯片将其转换为数字信号，转换完成后，AD7767的对应READY端发生负跳变，FPGA控制器采集到所述负跳变后，通过对应的SCLK时钟端和SDO端对模拟板上的数据进行读取；[0014]⑷FPGA控制器读取数据，并依次将数据按512个字节为一组打包，打包内容为:前8个字节包含时间信息32比特、时钟计数值28比特、该数据对应的通道编号4比特，其余504个字节为AD7767芯片输出的数字信号；[0015]5将打包数据依次存入SD卡的各扇区中。[0016]作为优选:时间信息的校准为:FPGA控制器的IO口与GPS模块连接，所述GPS模块每秒发出一次时间信息和一PPS秒脉冲信号，当FPGA控制器采集到两次PPS秒脉冲信号后，将其对应的时间信号输入到内部进行刷新。[0017]作为优选:所述步骤4中，前8个字节的时间信息分配为:年份为7比特、月份为4比特、日为5比特，小时为5比特，分钟为6比特，秒为5比特，时钟计数值为28比特。[0018]作为优选:还包括步骤6，从SD卡读取数据时，按数据通道和时间读取打包数据，并按数据通道和时间排列。[0019]现有技术相比，本发明的优点在于:利用可编程逻辑器件实现多通道的数据同步采集和同步存储，采用高精度GPS授时模块在数据打包储存的同时，将时间信息和通道编号一起保存，实现全时间段数据记录，通过本发明有效实现了多通道同步采集和记录，解决了现有记录装置通道数少，数据采集精度不高，同步精度不高，不能全时间段进行存储等问题。本发明中的数据记录装置，在采用高速SD存储卡的时候，存储速度带宽可以满足最多32个通道的同步并行全时间段记录，兼容性和扩展性很高。[0020]另外本发明的精度得以提高，是因为第一、依靠使用高精度的GPS授时模块，并通过对PPS秒脉冲信号的计数，两秒钟刷新一次，达到与卫星时间信息一致;第二、本装置中FPGA控制器内部设计了一个28位的时钟计数器，本计数器的时钟来源于FPGA控制器内部的一个25MHz的信号，因此计数器中两个计数值之间仅相差40纳秒，再配合两秒钟一次的刷新，可以最大程度上降低整个装置内部的时间累积误差，从而提高了同步精度。尤其是多个记录装置工作在不同地区时，进行数据比较时，必须有可靠的时间基准。附图说明[0021]图1为本发明的结构示意图；[0022]图2为本发明中两个AD7767芯片通过菊花链方式级联的结构示意图；[0023]图3为多个模拟板上的AD7767芯片连接图。具体实施方式[0024]下面将结合附图对本发明作进一步说明。[0025]实施例1:参见图1到图3,一种多通道数的全时间段并行数据记录装置，包括依次连接的模拟信号采集模块、FPGA控制器和SD卡，所述FPGA控制器包括多组并行IO口，还包括一与FPGA控制器连接的GPS模块；[0026]所述模拟信号采集模块包括数块模拟板，每个模拟板上分别设有两个ADA4941芯片和两个AD7767芯片，所述ADA4941芯片和AD7767芯片——对应连接，其中，ADA4941芯片用于获取前级的单端信号，并将其转化为差分信号并直接送入AD7767芯片中，所述AD7767芯片用于将差分信号转化为数字信号；[0027]所述AD7767芯片包括READY端，同一块模拟板上的两个AD7767芯片通过菊花链方式级联，级联的后端通过SDO端进行数据输出；[0028]每个模拟板的一个SDO端、两个READY端分别与FPGA控制器的IO口连接，每个AD7767芯片的READY端对应一个数据通道，对数据通道按顺序编号。[0029]本实施例中：所述FPGA控制器为芯片XC6SLX9,所述AD7767芯片包括还包拒端、SCLK端、MCLiaii丨端，所有AD7767芯片的_端、SCLK端、MCLK端、[分别合并，共用同-信号、SCLK信号、MCLK信号和信号。[0030]—种多通道数的全时间段并行数据记录装置的记录方法，包括以下步骤，[0031]1建立多通道数的全时间段并行数据记录装置，将每个AD7767芯片的READY端标记为一数据通道，并按顺序标号；[0032]2FPGA控制器内部设计一28比特的时钟计数器，对FPGA控制器内部的25MHz时钟信号进行计数，FPGA控制器从GPS模块中获取时钟信息，并每间隔两秒将时钟计数器清零一次，将SD卡中分隔为多个扇区，每个扇区为512字节；[0033]3单端信号经ADA4941芯片转化成差分信号，该差分信号直接连接并送入AD7767芯片中，由AD7767芯片将其转换为数字信号，转换完成后，AD7767的对应READY端发生负跳变，FPGA控制器采集到所述负跳变后，通过对应的SCLK时钟端和SDO端对模拟板上的数据进行读取；[0034]4FPGA控制器读取数据，并依次将数据按512个字节为一组打包，打包内容为:前8个字节包含时间信息32比特、时钟计数值28比特、该数据对应的通道编号4比特，其余504个字节为AD7767芯片输出的数字信号；其中，前8个字节的时间信息分配为:年份为7比特、月份为4比特、日为5比特，小时为5比特，分钟为6比特，秒为5比特，时钟计数值为28比特；[0035]5将打包数据依次存入SD卡的各扇区中；[0036]6SD卡读取数据时，按数据通道和时间读取打包数据，并按数据通道和时间排列。[0037]本实施例中：时间信息的校准为:FPGA控制器的IO口与GPS模块连接，所述GPS模块每秒发出一次时间信息和一PPS秒脉冲信号，当FPGA控制器采集到两次PPS秒脉冲信号后，将其对应的时间信号输入到内部进行刷新。[0038]其中：打包具体内容可参见下表1:[0039]表1各个通道数据打包内容[[[0042]实施例2:参见图1到图3,为了更好的说明实施例1，我们假设模拟信号采集模块包括3块模拟板，每个模拟板上为两个ADA4941芯片、和两个AD7767芯片，两种芯片各6个。[0043]6个ADA4941芯片分别与6个AD7767芯片连接，6个AD7767芯片的端、SCLK端、MCLK端、端分别全部合并，共用同-信号、SCLK信号、MCLK信号和信号。其中，MCLK端用于提供所有AD7767芯片的采样率，SCLK信号用于提供读取AD7767的SDO端数字信号的时钟。[0044]当AD7767芯片转换好数据后，并使AD7767的对应READY端发生负跳变，便于FPGA控制器识别AD7767芯片的数据。不同AD7767芯片的数据对应不同的通道编号。FPGA控制器将读取的数据依次按512个字节为一组打包，打包内容为:前7个字节为时间信息、第8个字节为该数据对应的通道编号，其余字节为AD7767芯片输出的数字信号。[0045]打包好的数据暂存于FPGA控制器，并依此排队存储在SD卡的扇区中。[0046]本发明中，必然还会有电源，本发明整体的电源部分是采用了将两块12V的蓄电池电源变换为我们所需要的模拟和数字电源数值，分别为：±1〇¥、±5¥、+5¥以：0供电）、+3.3V。其他板上的电压需求则根据具体情况额外添加电源转换芯片，电源设计包括电源防接反处理、过流保护和防雷击静电保护，以及对电源纹波的滤波处理。[0047]本发明中，ADA4941的作用是：将前级的单端信号变换为AD7767能使用的差分信号。ADA4941芯片是一颗功耗极低、噪声极低的单端转差分驱动器，它主要的功能就是使用在对功耗敏感的差分输入型模数转换器的前端，同时也具备一定的驱动能力和对噪声的抑制能力。它可以将前端的单端信号容易的转换为差分的配置方式，而无需外部元件就可以获得两倍的增益。具体的:ADA4941能与前端的放大器输出信号直接耦合，变换为AD7767能使用的VIN+与VIN-这一差分对信号。[0048]AD7767是一款基于过采样技术和逐次逼近结构的24位模数转换器，AD7767使用的是2.5V的工作电源，使得它能与较多的逻辑芯片进行直接连接，而不需要做额外的电平转换，直接相连的逻辑电平如：1.8V、2.5V、3V、3.6V。它还具备了灵活的接口选项，可以轻松的实现多个器件的同步，即：通过芯片的引脚：轻松的实现同时管理多个AD7767器件。[0049]AD7767个工作步骤为:将全差分模拟输入的信号施加在一个逐次逼近SAR内核上，过采样SAR后输出到一个使用了线性相位数字FIR滤波器进行滤波，之后的数据经由输出寄存器以最高有效位MSB优先的串行方式输出至微控制器。[0050]实施例3:所述模拟板为16块，可扩展为32个通道。其余与实施例1相同。

权利要求：1.一种多通道数的全时间段并行数据记录装置，包括依次连接的模拟信号采集模块、FPGA控制器和SD卡，所述FPGA控制器包括多组并行IO口，其特征在于:还包括一与FPGA控制器连接的GPS模块；所述模拟信号采集模块包括数块模拟板，每个模拟板上分别设有两个ADA4941芯片和两个AD7767芯片，所述ADA4941芯片和AD7767芯片——对应连接，其中，ADA4941芯片用于获取前级的单端信号，并将其转化为差分信号并直接送入AD7767芯片中，所述AD7767芯片用于将差分信号转化为数字信号；所述AD7767芯片包括READY端，同一块模拟板上的两个AD7767芯片通过菊花链方式级联，级联的后端通过SDO端进行数据输出；每个模拟板的一个SDO端、两个READY端分别与FPGA控制器的IO口连接，每个AD7767芯片的READY端对应一个数据通道，对数据通道按顺序编号。2.根据权利要求1所述的多通道数的全时间段并行数据记录装置，其特征在于：所述FPGA控制器为芯片XC6SLX9。3.根据权利要求1所述的多通道数的全时间段并行数据记录装置，其特征在于：所述AD7767芯片包括还包括斤端、SCLK端、MCLK端、：端，所有AD7767芯片的茂端、SCLK端、MCLK端、分别合并，共用同-:信号、SCLK信号、MCLK信号和信号。4.根据权利要求1所述的多通道数的全时间段并行数据记录装置的记录方法，其特征在于:包括以下步骤，1建立多通道数的全时间段并行数据记录装置，将每个AD7767芯片的READY端标记为一数据通道，并按顺序标号；2FPGA控制器内部设计一28比特的时钟计数器，对FPGA控制器内部的25MHz时钟信号进行计数，FPGA控制器从GPS模块中获取时钟信息，并每间隔两秒将时钟计数器清零一次，将SD卡分隔为多个扇区，每个扇区为512字节；⑶单端信号经ADA4941芯片转化成差分信号，该差分信号直接连接并送入AD7767芯片中，由AD7767芯片将其转换为数字信号，转换完成后，AD7767的对应READY端发生负跳变，FPGA控制器采集到所述负跳变后，通过对应的SCLK时钟端和SDO端对模拟板上的数据进行读取；⑷FPGA控制器读取数据，并依次将数据按512个字节为一组打包，打包内容为:前8个字节包含时间信息32比特、时钟计数值28比特、该数据对应的通道编号4比特，其余504个字节为AD7767芯片输出的数字信号；⑸将打包数据依次存入SD卡的各扇区中。5.根据权利要求4所述的多通道数的全时间段并行数据记录装置的记录方法，其特征在于:时间信息的校准为:FPGA控制器的IO口与GPS模块连接，所述GPS模块每秒发出一次时间信息和一PPS秒脉冲信号，当FPGA控制器采集到两次PPS秒脉冲信号后，将其对应的时间信号输入到内部进行刷新。6.根据权利要求4所述的多通道数的全时间段并行数据记录装置的记录方法，其特征在于:所述步骤⑷中，前8个字节的时间信息分配为:年份为7比特、月份为4比特、日为5比特，小时为5比特，分钟为6比特，秒为5比特，时钟计数值为28比特。7.根据权利要求4所述的多通道数的全时间段并行数据记录装置的记录方法，其特征在于:还包括步骤6，从SD卡读取数据时，按数据通道和时间读取打包数据，并按数据通道和时间排列。

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