申请/专利权人：华邦电子股份有限公司

申请日：2018-12-07

公开（公告）日：2021-04-27

公开（公告）号：CN110364198B

主分类号：G11C11/40(20060101)

分类号：G11C11/40(20060101);G11C16/08(20060101);G11C16/26(20060101);H01L27/11521(20170101);H01L27/11551(20170101)

优先权：["20180409 JP 2018-074365"]

专利状态码：有效-授权

法律状态：2021.04.27#授权;2019.11.15#实质审查的生效;2019.10.22#公开

摘要：本说明书公开提供编码型快闪存储器及其制造方法，本发明的编码型快闪存储器中，一个存储单元包含一个记忆晶体管与一个选择晶体管。在硅基板上形成共通源极并形成主动区，主动区在垂直方向延伸，而与共通源极电连接。形成存储晶体管的控制栅极与选择晶体管的选择栅极线而包围主动区的侧部，主动区的顶部与位线电连接。

主权项：1.一种编码型快闪存储器，其特征在于，包含：基板；导电区，形成于所述基板上；第一导电层，隔着第一绝缘层而形成在所述导电区上；第二导电层，隔着第二绝缘层而形成在所述第一导电层上；第三绝缘层，形成在所述第二导电层上；多个柱状部，从所述基板的表面向垂直方向延伸至所述第三绝缘层，且包含主动区；以及存储晶体管及选择晶体管，包围各柱状部的侧部；其中所述存储晶体管包含控制栅极，所述选择晶体管包含选择栅极；所述第一导电层及所述第二导电层中的一个是所述控制栅极、另一个是所述选择栅极；多个绝缘层形成在所述控制栅极与所述柱状部之间，所述多个绝缘层间具有电荷储存层；所述柱状部的一个端部电连接于位线，所述柱状部的另一个端部电连接于所述导电区；以及一个存储单元包含一个存储晶体管与一个选择晶体管。

全文数据：编码型快闪存储器及其制造方法技术领域本发明是关于编码NOR型快闪存储器，且关于三维构造的快闪存储器。背景技术在编码型快闪存储器，为了提升其集成度，会采用虚拟接地方式、多值方式等。在典型的虚拟接地方式，存储单元的源极漏极是与在行方向邻接的存储单元的源极漏极共通，共通的源极及漏极电连接于位线。在进行读取时，在被选择的存储单元的源极施加接地电位、漏极施加读取电位，邻接的存储单元的源极漏极则成为浮置状态专利文献1、2。在多值方式，以控制电荷到达浮置栅极或捕捉电荷的电荷储存区域，对存储单元设定多个阈值。专利文献3揭露镜向位mirrorbits形式的快闪存储器而作为电荷捕捉式的多值存储器。这种快闪存储器是在硅基板表面与栅极电极之间，形成氧化膜－氮化膜－氧化膜的ONO，在氧化膜与氮化膜的界面捕获电荷。取代对源极漏极施加电压的手法，将电荷分别保持在氮化膜电荷储存层的源极侧、漏极侧，在一个存储单元存储二位的信息。进一步地，又有人提出，在栅极电极的两端附近形成分离的ONO膜而物理性地将储存电荷的区域分开的构成。【现有技术文献】【专利文献】【专利文献1】日本特开2003-100092号公报【专利文献2】日本特开平11-110987号公报【专利文献3】日本特开2009-283740号公报发明内容在编码型快闪存储器中，也有一旦缩小栅极长度、栅极宽度等则发生击穿、短通道效应等的问题，因此公认存储单元的尺寸缩小已到了极限。本发明的编码型快闪存储器，包含：基板；导电区，形成于所述基板表面或所述基板上；多个柱状部，从所述基板的表面向垂直方向延伸，且包含主动区；以及存储晶体管及选择晶体管，形成为包围各柱状部的侧部；其中在所述存储晶体管的栅极连接控制栅极，在所述选择晶体管的栅极连接选择栅极；所述柱状部的一个端部电连接于位线，所述柱状部的另一个端部电连接于所述导电区；以及一个存储单元包含一个存储晶体管与一个选择晶体管。本发明的编码型快闪存储器的制造方法，包含下列步骤：在基板表面或基板上形成导电区；在所述导电区上，隔着第一绝缘层而形成第一导电层；在所述第一导电层上，隔着第二绝缘层而形成第二导电层；在所述第二导电层上，形成第三绝缘层；从所述第三绝缘层形成多个到达所述导电区的开口；在各开口内，形成电荷储存用的绝缘层与柱状构造的主动区；以及对所述第二导电层进行蚀刻，在邻接的所述柱状构造间，使所述第二导电层分离；其中所述主动区的一个端部经由所述开口的导通孔而电连接于所述导电区，所述主动区的另一个端部电连接于位线；以及所述第一导电层及所述第二导电层中的一个是存储晶体管的栅极、另一个是选择晶体管的栅极，一个存储单元包含一个存储晶体管与一个选择晶体管。本发明的目的在于解决所述的传统的问题，提供包含三维构造的存储单元的编码型快闪存储器及其制造方法。根据本发明，藉由使存储单元成为三维构造，就不受二维尺寸缩放的制约而可以形成存储单元的主动区。藉此，可以同时实现存储单元的集成化与高动作电流。附图说明图1是一种编码型快闪存储器的存储单元的等效电路图；图2是基于图1的存储单元的剖面图。图3是本发明实施例的快闪存储器的存储单元构造的示意性的俯视图。图4A是基于图3的存储单元构造的A-A线剖面图。图4B是基于图3的存储单元构造的A-A线剖面的剖面图。图5是基于图3的存储单元构造的B-B线剖面图。图6是基于图3的存储单元构造的C-C线剖面图。图7是基于图3的存储单元构造的D-D线剖面图。图8是本发明的实施例的存储单元的等效电路图。图9A是本实施例的快闪存储器的制造步骤的剖面图。图9B是本实施例的快闪存储器的制造步骤的剖面图。图9C是本实施例的快闪存储器的制造步骤的剖面图。图9D是本实施例的快闪存储器的制造步骤的剖面图。图9E是本实施例的快闪存储器的制造步骤的剖面图。图10A是本实施例的快闪存储器的制造步骤的剖面图。图10B是本实施例的快闪存储器的制造步骤的剖面图。图10C是本实施例的快闪存储器的制造步骤的剖面图。图10D是本实施例的快闪存储器的制造步骤的剖面图。图10E是本实施例的快闪存储器的制造步骤的剖面图。图10F是本实施例的快闪存储器的制造步骤的剖面图。图10G是本实施例的快闪存储器的制造步骤的剖面图。图10H是本实施例的快闪存储器的制造步骤的剖面图。图10I是本实施例的快闪存储器的制造步骤的剖面图。图11是显示本实施例的快闪存储器的四个存储单元的等效电路的图。图12是显示本实施例的快闪存储器的读取动作、编程动作、抹除动作时的偏压条件的表格。图13是本发明的变形例的快闪存储器的存储单元的剖面图。图14是本发明的变形例的快闪存储器的存储单元的剖面图。图15A是本发明的变形例的解码器与存储单元阵列的关系的说明图。图15B是本发明的变形例的解码器与存储单元阵列的关系的说明图。图16A是本发明的变形例的快闪存储器的存储单元的剖面图。图16B是本发明的变形例的快闪存储器的存储单元的剖面图。图17是本发明的变形例的快闪存储器的存储单元的剖面图。附图标记：1、1-1、1-2、1-3、BL1位线2、2-1、2-2、2-3、2-4、2-j、SG1选择栅极线3主动区4共通控制栅极5共通源极5-1、5-2、5-3、5-4源极6、7、8、13、15、20、210绝缘层9硅基板10完成蚀刻的区域11区域12开口14绝缘层电荷储存层16、18多晶硅层通道区19间隔100P型井区域或P型的硅基板100-1、100-2、100-3、100-4P型井区域101-1、101-2、101-3、101-4N型井110、110-1、110-2行选择驱动电路120、120-1、120-2列选择驱动电路200硅基板202周边电路220导电层230存储单元阵列A、B、MC、MC_1存储单元BL、BL1、BL2位线CG控制栅极MEM存储晶体管NWL非选择字线SEL选择晶体管SG、SG1、SG2选择栅极线SL源极线SWL选择字线具体实施方式为让本发明的目的、特征和优点能更明显易懂，下文特举出实施例，并配合所附图式，做详细的说明。图1是一种编码型快闪存储器的存储单元阵列的等效电路，图2是存储单元的示意剖面图。存储单元A是被编程的存储单元，在编程动作中，在存储单元A，是对选择字线SWL施加约10V的电压、对位线BL施加约4～5V的电压、对源极线SL供应GND，在存储单元A的浮置栅极注入电子。存储单元B是邻接于存储单元A且未被编程的存储单元。存储单元B的非选择字线NWL为浮置几乎与接地相同，对位线BL施加约4～5V的电压、对源极线SL供应GND至接近GND的电压在图2中，对SL供应的电压为～0V。存储单元B的栅极长度，为了抑制从位线BL到源极线SL的漏电流，有必要为100nm以上，栅极长度无法进一步缩小。栅极宽度也在读取时为了获得高读取电流，无法进一步缩小。由于如此，变得难以提高编码型快闪存储器的集成度、难以减低每位的成本。接下来，针对本发明的实施形态，参照图式作详细说明。在本实施形态，是例示三维构造的编码型快闪存储器。另外，应留意的是，图式是为了使发明的说明容易进行而绘制，示于图式的各部分的尺寸比例，不一定会与实际的装置的尺寸比例一致。【实施例】本发明的实施例的编码型快闪存储器与传统的存储单元不同，一个存储单元是由一个选择晶体管与一个存储晶体管构成。还有，选择晶体管及存储晶体管，具有与基板在大致垂直方向延伸的通道区。在图8中，显示本实施例的存储单元阵列的等效电路。在此处，例示四行二列的存储阵列。一个存储单元MC是由一个选择晶体管SEL与一个存储晶体管MEM构成。各存储单元的选择晶体管SEL与存储晶体管MEM是在位线1-1与共通源极5之间串联，各存储单元的选择晶体管SEL与记忆晶体管MEM是在位线1-2与共通源极5之间串联。选择栅极线2-1、2-2、2-3、2-4是共通地电连接于列方向的选择晶体管SEL的栅极，共通控制栅极4是共通地电连接于各存储单元MC的记忆晶体管MEM的控制栅极。选择晶体管SEL具有选择记忆晶体管MEM的功能。另外，在后续的说明，在总称位线、选择栅极线时，是设为位线1、选择栅极线2。首先，针对本实施例的编码型快闪存储器的存储单元阵列构造的细节作说明。如图3所示，位线1-1、1-2、1-3在X方向延伸，比位线1还下层的选择栅极线2-1～2-j在Y方向延伸。在各位线1与各选择栅极线2交叉的区域，形成在垂直方向延伸的主动区3。主动区3是提供选择晶体管SEL及记忆晶体管MEM的通道区。如图4A所示，在硅基板9上，形成共通源极5。共通源极5形成于形成存储单元阵列的区域的全体，对于存储单元阵列的全部的存储单元为共通。共通源极5可以是将不纯物以离子布植在硅基板9内而成的不纯物扩散区，或者亦可是形成在硅基板9的表面上的导电层例如，掺杂有不纯物的导电性的多晶硅层。请参阅图4B，在硅基板9上形成绝缘层20，在绝缘层20上形成共通源极5。在此实施例中，在比绝缘层20还下方的硅基板9上，可以形成互补式金属－氧化物－半导体CMOS晶体管、电容器、电阻器、二极体等的电路。本发明可以使用图4A或图4B的任一实施例。后续的说明是使用示于图4A的实施例。在共通源极5上，层积绝缘层6、控制栅极4、绝缘层7、选择栅极线2、绝缘层8、位线1。在位线1与选择栅极线2交叉的部分，形成主动区3。包含通道区的主动区3如图4A、图6、图7所示，是形成在相对于硅基板9的垂直方向。主动区3的一个端部电连接于共通源极5、另一个端部电连接于位线1。在共通源极5的全面形成绝缘层6，在绝缘层6的全面形成控制栅极4。控制栅极4是相对于存储单元阵列的全部存储单元为共通，也就是控制栅极4是全面地形成为一个面。在控制栅极4的全面形成绝缘层7，在绝缘层7上形成在Y方向延伸的多个选择栅极线2-1、2-2、…..、2-j。在选择栅极线2上形成绝缘层8，在绝缘层8上形成在X方向延伸的多个位线1-1、1-2。如此，构成如图8所示的存储单元阵列。一个存储单元MC是由一个选择晶体管SEL与一个记忆晶体管MEM构成。记忆晶体管MEM包含控制栅极4、浮置栅极电荷储存层与主动区3，在浮置栅极内储存电子。选择晶体管SEL包含选择栅极线2与主动区3，在选择栅极线2施加某种正电压时导通，使记忆晶体管MEM与位线1电连接成为可能。另外，虽然未绘示于图8，在存储单元阵列，是将位线1、选择栅极线2、共通控制栅极4及共通源极5连接于用于选择、驱动的解码器，然后在读取动作、编程动作、抹除动作时，经由解码器，在位线1、选择栅极线2、共通控制栅极4及共通源极5的各节点施加适切的偏压。接下来，参照图9A至图10I，针对本实施例的编码型快闪存储器的存储单元阵列的制造方法作详细说明。如图9A所示，以离子布植将砷As或磷P等的用于形成N型硅层的元素植入P型的硅基板9，在硅基板9的表面形成n+的高不纯物浓度的共通源极5。共通源极5是形成在即将形成存储单元阵列的全部区域。在包含共通源极5的硅基板9上，形成例如氧化硅膜等的绝缘层6，在绝缘层6上形成控制栅极4。控制栅极4例如为导电性的多晶硅层。在控制栅极4上形成绝缘层7之后，在绝缘层7上形成用于选择栅极线2的例如导电性的多晶硅层。在用于选择栅极线2的多晶硅层上，形成绝缘层8。接下来，如图9B所示，形成在相对于硅基板9垂直的方向延伸的主动区3。针对主动区3的详细的制造方法，则容后叙述。接下来，藉由光微影步骤而同时蚀刻绝缘层8及用于选择栅极线2的多晶硅层，则如图9C所示，形成在Y方向延伸的多个选择栅极线2，其被Y方向的完成蚀刻的区域10隔离。接下来，在包含完成蚀刻的区域10的全面，沉积绝缘层20，则如图9D所示，仅在完成蚀刻的区域10的凹下处留下绝缘层20。在一些实施态样，为了形成低电阻的选择栅极线2，可以隔着完成蚀刻的区域10而形成选择栅极线2的硅化物。接下来，在绝缘层20形成用于使主动区3的端部曝露的接触孔，其后全面沉积金属材料，将金属材料图形化，则如图9E所示，形成连接于主动区3或柱状构造的多晶硅的端部的位线1。接下来，请参照图10A～图10I，针对用于形成以图9E的虚线围绕的区域11的制造步骤作说明。在形成绝缘层8之后，则如第10A图所示，形成从绝缘层8通至共通源极5的开口12。例如，在绝缘层8上，形成蚀刻用罩幕层，藉由微影步骤而在蚀刻用罩幕层形成圆形的开口，经由蚀刻用罩幕层进行异向性蚀刻，而形成从绝缘层8通至共通源极5的开口。接下来，如图10B所示，在包含开口12的绝缘层8上，层积绝缘层13、14、15。例如，层积氧化膜作为绝缘层13、氮化膜作为绝缘层14、氧化膜作为绝缘层15。中央的绝缘层14由氮化硅膜构成，具有作为储存电荷的层的功能，例如以写入或抹除动作而在此氮化硅膜储存不同的电荷量。接下来，如图10C所示，在包含开口12的绝缘层15上，藉由化学气相沉积CVD等，以一定的膜厚沉积多晶硅层16。接下来，如图10D所示，藉由蚀刻而移除开口12的底部的多晶硅层16及绝缘层13、14、15，曝露出共通源极5的表面。多晶硅层16保护包含构成电荷储存层的绝缘层14的绝缘层13、14、15，免于蚀刻的伤害。接下来，在包含开口12的多晶硅层16上，藉由化学气相沉积等沉积第二个多晶硅层18，以多晶硅层18填充开口12。多晶硅层18被掺杂有例如硼等而具有P型。或者，将多晶硅层18设为不含硼等的不纯物的多晶硅层。多晶硅层18是电连接于曝露在开口12的底部的共通源极5。接下来，如图10F所示，藉由化学机械研磨CMP对多晶硅层16、18进行平坦化处理或回蚀处理，直到曝露出绝缘层15，其结果，仅在开口12的内部留下多晶硅层16、18。接下来，如图10G所示，对层积的绝缘层13、14、15、用于选择栅极线2的多晶硅层进行蚀刻，形成图形化的选择栅极线2。邻接的选择栅极线2，是被藉由蚀刻形成的间隔19隔开。接下来，如图10H所示，全面沉积绝缘层20。共通源极5是藉由如磷、砷等的N型的不纯物而被高浓度掺杂，使N型的不纯物扩散例如：热扩散至通道区的底部，而在通道区的底部形成N型硅区。另一方面，以离子布植将N型的不纯物植入通道区的表面侧，而在通道区的表面侧形成N型硅区。接下来，如图10I所示，对主动区3上的绝缘层20进行蚀刻，然后形成位线1。位线1是经由绝缘层20的开口而电连接于主动区3，也就是电连接于通道区16、18。接下来，针对本实施例的编码型快闪存储器的动作作说明。在示于图11的存储单元阵列中，选择存储单元MC_1，其以外的存储单元则设为非选择。在图12显示的表格，是显示读取动作时、编程动作时、抹除动作时的偏压条件。另外，虽然在此未图示，快闪存储器包含用于控制读取动作、编程动作、抹除动作的有限态机器finitestatemachine或微控制器，这些微控制器是基于从外部供应的位址、指令等控制各部分的动作。在读取动作时，是在位线BL1，施加读取电压read1的偏压。read1例如为1～2V。在选择栅极线SG1，施加读取电压read2的偏压。read2是高于选择晶体管SEL的阈值的电压，例如为1～3V。在控制栅极CG，施加读取电压read3的偏压。read3例如为0～3V。所述以外的节点，则为GND。存储单元MC_1的记忆晶体管MEM的阈值Vt高于读取电压read3的偏压时，记忆晶体管MEM成为非导通状态，电流不会从位线BL1流到源极SL，而辨识为数据“0”。存储单元MC_1的记忆晶体管MEM的阈值Vt低于读取电压read3的偏压时，记忆晶体管MEM成为导通状态，电流从位线BL1流到源极SL，而辨识为数据“1”。可许容数据“0”及“1”的阈值Vt的范围，成为比读取电压read3高或低的范围。相对于此，在不具备选择晶体管的传统的一个晶体管的存储单元的情况，数据“1”的阈值Vt必须低于控制栅极CG的电压，且必须高于0V。一旦数据“1”的阈值Vt低于0V，就会发生连接于相同的位线的其他存储单元的误读取。接下来，针对编程动作作说明。在位线BL1，施加编程电压prog1的偏压。prog1为0V至1V以下的电压。在位线BL2，施加编程电压prog2的偏压。prog2大于prog1，而阻断从位线BL2到源极SL的电流。在源极SL，施加编程电压prog4的偏压。prog4为4～6V。在存储单元MC_1的控制栅极CG，则施加编程电压prog3的偏压。prog3为5～10V。对于选择栅极线SG1，给予高于选择栅极的阈值的电压prog5；对于选择栅极线SG2，则给予0至低于选择栅极的阈值的电压。控制栅极CG及选择栅极线SG1之间的硅表面的横向电场变得十分地高，在控制栅极CG的正下方的电荷储存层14注入热电子，而在绝缘层14储存电子，藉此使存储单元MC_1的记忆晶体管MEM的阈值Vt变高。此一编程方法，由于在控制栅极CG与选择栅极线SG之间的通道区产生热电子，称为“源极侧热电子注入”。源极侧热电子注入具有从位线到源极线的较小的电流消耗。因此，可以一次对十位组以上的多数的存储单元进行编程，可以实行高速编程。由于对选择栅极线SG2施加的偏压是选择栅极的阈值以下，连接于选择栅极线SG2的选择晶体管SEL为关闭OFF状态，不会发生热电子注入。因此，存储单元MC_1以外的其他存储单元，不会在记忆晶体管MEM发生阈值Vt的偏移。接下来，针对抹除动作作说明。进行抹除的方法有二个。在抹除方法1，是使位线BL1、位线BL2、选择栅极线SG1、选择栅极线SG2成为浮置FG，即为大致0V。这样说，是因为这些节点连接于0V的电位的PN接合的一侧。在控制栅极CG，施加抹除电压era1，era1为-3～-5V。在源极SL，施加抹除电压era2，era2为4～7V。对控制栅极CG施加负的偏压而加大源极SL的偏压，藉此发生电洞从控制栅极CG的正下方的源极SL注入到记忆晶体管MEM的电荷储存层14、或是从电荷储存层14对源极SL释出电子，使整个存储单元的记忆晶体管MEM的阈值Vt减少，低于读取电压read3。在抹除方法2，位线BL1、位线BL2、选择栅极线SG1、选择栅极线SG2的偏压与抹除方法1相同。在控制栅极CG，施加抹除电压era3，era3为大约～0V。在源极SL，施加抹除电压era4，era4为7～10V。与抹除方法1的情况同样，对源极SL施加高偏压，使阵列内的存储单元的记忆晶体管MEM的阈值Vt的减少，变得比读取电压read3还小。为了对被选择的存储单元阵列的全部的存储单元作抹除而进行所述抹除动作，使全部的存储单元的记忆晶体管MEM成为数据“1”的状态。由于没有对于数据“1”的存储单元的最小值的阈值Vt的限制，抹除的良率会变得比单一晶体管的存储单元还高。根据本实施例，使用在垂直方向具有通道区的晶体管，可以使存储单元尺寸缩小。另外，本实施例的存储单元，其共通源极是在通道区的底部直接连接通道区，因此不需要用于源极线接触的区域。还有，本实施例的存储单元，其位线是在通道区的顶部直接连接通道区，因此不需要用于位线接触的区域。又，藉由在存储单元阵列的下方形成电路，可以缩减用于此电路的区域，这也能够对于晶片尺寸的缩小有所贡献。存储单元仅由单一的记忆晶体管构成的情况，过度抹除overerase的问题会降低良率。在某个位，在抹除动作后可能是负的阈值Vt，这会使连接于相同的位线的其他存储单元发生误读取。相对于此，本实施例的存储单元不是只有记忆晶体管，还具备选择晶体管。因此，不会发生过度抹除的问题。也就是，在读取动作中，非选择存储单元的选择栅极线，会将连接于同一位线的其他存储单元的读取中的胞的电流阻断。在本实施例，在编程动作时使用源极侧热电子注入，可以提高电子注入效率。因此，可以一次对多数的存储单元作编程，可达成高速编程。接下来，针对本发明的实施例的变形例作说明。在所述实施例，是先形成控制栅极，之后形成选择栅极线，但是这个仅为一例，使其位置关系相反亦可。此时，如图13所示，在绝缘层6上形成选择栅极层，将选择栅极层图形化而形成在Y方向延伸的多个栅极线2。其后，依序形成绝缘层7、控制栅极4、绝缘层8，以后则实施示于图10A至图10I的步骤。另外，在所述实施例，是在存储单元阵列的全面形成控制栅极4，而使控制栅极4对于全部的存储单元为共通，但是这个仅为一例，亦可以将控制栅极分割成多个。此时，如图14所示，形成用于控制栅极的层之后，将此层图形化而形成多个控制栅极4。从多个控制栅极4之中，与选择存储单元有关的控制栅极会被选择，对于被选择的控制栅极，按照动作时的偏压条件而施加偏压。接下来，针对本实施例的存储单元阵列与解码器的关系作说明。如图15A所示，形成用于构成存储单元阵列的P型井区域100或P型的硅基板100。行选择驱动电路110根据行位址而选择出选择栅极线SG，对于被选择的选择栅极线SG，按照动作时的偏压条件而施加电压。在控制栅极CG被形成为对存储单元阵列的全部存储单元为共通的情况，行选择驱动电路110不选择控制栅极4，而按照动作时的偏压条件对控制栅极4施加电压。在将控制栅极4分割成多个的情况，行选择驱动电路110则按照行地址选择控制栅极4，按照动作时的偏压条件对被选择的控制栅极4施加电压。另外，列选择驱动电路120根据列位址而选择位线BL，对选择的位线BL按照动作时的偏压条件施加电压。在P型井区域100或P型的硅基板100上的n+的源极5是被形成为对存储单元阵列的全部的存储单元为共通的情况，列选择驱动电路120则按照动作时的偏压条件对源极5施加电压。另外，如图15B所示，将源极5分割成多个的情况在图中的例子中，分割成四个源极5-1、5-2、5-3、5-4，列选择驱动电路120则根据列位址选择源极5，对于选择的源极按照动作时的偏压条件施加电压。在图16A，显示本发明的其他变形例。如同图所示，例如在N型的硅基板上，亦可形成多个P型井区域100-1、100-2、100-3、100-4，而在各P型井区域上形成独立的三维构造的存储单元阵列。另外，在图16B，显示本发明的不同的变形例。如同图所示，亦可在例如P型硅基板上，形成以多个N型井101-1、101-2、101-3、101-4围绕的P型井区域100-1、100-2、100-3、100-4，而在各P型井区域上形成独立的三维构造的存储单元阵列。在图16A至图16B的例子中，行选择驱动电路110-1是对P型井区域100-1、100-3的存储单元阵列为共通，行选择驱动电路110-2是对P型井区域100-2、100-4的存储单元阵列为共通，列选择驱动电路120-1是对P型井区域100-1、100-2的存储单元阵列为共通，列选择驱动电路120-2是对P型井区域100-3、100-4的存储单元阵列为共通。不过，并不限于此，亦可以在每个P型井区域分别形成行选择驱动电路及列选择驱动电路。在此情况，位线、选择栅极线、控制栅极、源极，在每个P型井区域的存储单元阵列是各自独立。在图17，显示本发明的其他变形例。这个变形例，是在硅基板200上配备三维构造的存储单元阵列230的例子。在硅基板200上，形成解码器、升压电路、感测电路等的周边电路202。在硅基板200上形成绝缘层210，在绝缘层210上形成导电层220，在导电层220上形成存储单元阵列230。导电层220是提供存储单元阵列230的共通的源极。导电层220例如为N型的多晶硅层或由金属层与N型的多晶硅层的层积所构成。三维构造的存储单元阵列230，是使用已在图4A、图4B、图5、图6、图7、图8、图9A、图9B、图9C、图9D、图9E、图10A、图10B、图10C、图10D、图10E、图10F、图10G、图10H以及图10I说明的制造步骤而形成在导电层220上。如此在硅基板200形成周边电路并在其上层积存储单元阵列，可以缩小半导体晶片的二维的面积。以上已针对本发明的较佳的实施形态作详细叙述，但本发明不应受限于特定的实施形态，在已记载于申请专利范围的本发明的意旨的范围内，可以进行种种的变形、变更。

权利要求：1.一种编码型快闪存储器，其特征在于，包含：基板；导电区，形成于所述基板上；多个柱状部，从所述基板的表面向垂直方向延伸，且包含主动区；以及存储晶体管及选择晶体管，包围各柱状部的侧部；其中在所述存储晶体管的栅极连接控制栅极，在所述选择晶体管的栅极连接选择栅极；所述柱状部的一个端部电连接于位线，所述柱状部的另一个端部电连接于所述导电区；以及一个存储单元包含一个存储晶体管与一个选择晶体管。2.如权利要求1所述的编码型快闪存储器，其特征在于，在所述控制栅极与所述柱状部之间形成多个绝缘层，所述多个绝缘层间具有电荷储存层。3.如权利要求1所述的编码型快闪存储器，其特征在于，所述柱状部是由硅构成，以多个绝缘层围绕所述柱状部与所述控制栅极之间，所述多个绝缘层间具有氮化硅膜。4.如权利要求1所述的编码型快闪存储器，其特征在于，所述柱状部是由硅构成，以多个绝缘层围绕所述柱状部与所述控制栅极之间及所述柱状部与所述选择栅极之间，所述多个绝缘层间具有氮化硅膜。5.如权利要求1至4任一项所述的编码型快闪存储器，其特征在于，所述控制栅极，对于存储单元阵列的全部的存储单元为共通。6.如权利要求1至4任一项所述的编码型快闪存储器，其特征在于，所述导电区，对于存储单元阵列的全部的存储单元为共通。7.如权利要求1至4任一项所述的编码型快闪存储器，其特征在于，所述快闪存储器更包含控制装置，所述控制装置在编程动作时，对选择存储单元的控制栅极施加第一编程电压、对所述导电区施加第二编程电压，经由所述选择栅极而使所述选择晶体管成为导通状态。8.一种编码型快闪存储器的制造方法，其特征在于，包含下列步骤：在基板上形成导电区；在所述导电区上，隔着第一绝缘层而形成第一导电层；在所述第一导电层上，隔着第二绝缘层而形成第二导电层；在所述第二导电层上，形成第三绝缘层；从所述第三绝缘层形成多个到达所述导电区的开口；在各开口内，形成电荷储存用的绝缘层与柱状构造的主动区；以及对所述第二导电层进行蚀刻，在邻接的所述柱状构造间，使所述第二导电层分离；其中所述主动区的一个端部经由所述开口的导通孔而电连接于所述导电区，所述主动区的另一个端部电连接于位线；以及所述第一导电层及所述第二导电层中的一个是存储晶体管的栅极、另一个是选择晶体管的栅极，一个存储单元包含一个存储晶体管与一个选择晶体管。9.如权利要求8所述的编码型快闪存储器的制造方法，其特征在于，还包括：对所述开口的底部的所述电荷储存用的绝缘层进行蚀刻，形成使所述导电区曝露的接触孔。10.如权利要求8所述的编码型快闪存储器的制造方法，其特征在于，在对所述电荷储存用的绝缘层进行蚀刻时，在所述电荷储存用的绝缘层上形成有保护膜。

百度查询： 华邦电子股份有限公司 编码型快闪存储器及其制造方法

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD