申请/专利权人：中芯国际集成电路制造(北京)有限公司;中芯国际集成电路制造(上海)有限公司

申请日：2016-08-30

公开（公告）日：2021-05-07

公开（公告）号：CN107785423B

主分类号：H01L29/78(20060101)

分类号：H01L29/78(20060101);H01L29/40(20060101)

优先权：

专利状态码：有效-授权

法律状态：2021.05.07#授权;2018.04.03#实质审查的生效;2018.03.09#公开

摘要：本发明提供一种LDMOS晶体管结构，包括：半导体衬底；位于所述半导体衬底内且分立设置的第一漂移区及第二漂移区；位于所述第一漂移区内的源极及位于所述第二漂移区内的漏极；位于所述半导体衬底上且两侧分别与所述第一漂移区、第二漂移区接触的栅极结构；位于所述第一漂移区中并将所述源极与所述栅极结构隔离的第一隔离结构；位于所述第二漂移区中并将所述漏极与所述栅极结构隔离的第二隔离结构；其中：所述第一隔离结构与第二隔离结构上均设有浮置场板。本发明在源‑栅、漏‑栅之间的隔离结构上设置了一个或多个浮置场板，可以增大耗尽区域面积并减少碰撞电离，从而获得更高的击穿电压及饱和漏电流Idsat，并且不会恶化器件的栅漏电容Cgd及栅源电容Cgs。

主权项：1.一种LDMOS晶体管结构，其特征在于，所述LDMOS晶体管结构包括：半导体衬底；位于所述半导体衬底内且分立设置的第一漂移区及第二漂移区；位于所述第一漂移区内的源极及位于所述第二漂移区内的漏极；位于所述半导体衬底上且两侧分别与所述第一漂移区、第二漂移区接触的栅极结构；位于所述第一漂移区中并将所述源极与所述栅极结构隔离的第一隔离结构；位于所述第二漂移区中并将所述漏极与所述栅极结构隔离的第二隔离结构；其中：所述第一隔离结构与第二隔离结构上均设有浮置场板；所述浮置场板的材质为多晶硅。

全文数据：一种LDMOS晶体管结构技术领域[0001]本发明属于半导体集成电路领域，涉及一种LDM0S晶体管结构。背景技术[0002]液晶显不器LiquidCrystalDisplay，LCD是当前发展前景很好的显示器件，比较常用的LCD器件为STN超扭曲型）和TFT薄膜晶体管型）。基于SPOCULUSmicpolycontactultralowleakage技术的工艺平台瞄准LCD驱动市场，具有很好的应用前景。SPIXULL技术的特点是米用多晶桂连接层覆盖有源区的方式取代传统的金属连接，可以实现更小的芯片面积。[0003]横向扩散金属氧化物半导体晶体管LateralDiffusionM0S，LDM0S，由于具备高击穿电压，与CMOS工艺兼容的特性，被广泛应用于功率器件中。与传统M0S晶体管相比，LDM0S器件在漏区与栅极之间至少有一个隔离结构。LDM0S接高压时，通过较低浓度的漂移区来承受较高的电压降，获得高击穿电压的目的。32VLDM0S是LCD驱动中关键的开关switch器件。[0004]现有技术中，LDM0S结构中通常存在两个电场高峰，一个位于隔离结构的左下角，另一个位于隔离结构的右下角。只要任意一个电场高峰超过器件的临界电场，就会导致雪崩击穿。[0005]因此，如何提供一种新的LDM0S晶体管结构，以改善电场分布，进一步提高LDM0S器件的击穿电压，成为本领域技术人员亟待解决的一个重要技术问题。发明内容[0006]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种L-DM0S晶体管结构，用于解决现有技术中LDM0S结构容易产生雪崩击穿的问题。[0007]为实现上述目的及其他相关目的，本发明提供一种LDM0S晶体管结构，所述LDM0S晶体管结构包括：[0008]半导体衬底；[0009]位于所述半导体衬底内且分立设置的第一漂移区及第二漂移区；[0010]位于所述第一漂移区内的源极及位于所述第二漂移区内的漏极；[0011]位于所述半导体衬底上且两侧分别与所述第一漂移区、第二漂移区接触的栅极结构；[0012]位于所述第一漂移区中并将所述源极与所述栅极结构隔离的第一隔离结构;位于所述第二漂移区中并将所述漏极与所述栅极结构隔离的第二隔离结构;其中：[0013]所述第一隔离结构与第二隔离结构上均设有浮置场板。[0014]可选地，所述第一隔离结构与第二隔离结构上均只设有一个浮置场板。—、[0015]可选地，所述浮置场板的宽度大于或等于所述第一、第二隔离结构宽度的三分之〇[0016]可选地，所述第一隔离结构与第二隔离结构上均设有多个分立设置的浮置场板。[0017]可选地，所述第一隔离结构上的浮置场板数量为2-1〇,所述第二隔离结构上的浮置场板数量为2-10。一[0018]可选地，各浮置场板的宽度相等或不相等;各相邻两个浮置场板之间的距离相等或不相等。[0019]可选地，所述栅极结构包括栅氧化层、形成于所述栅氧化层上的多晶硅栅以及形成于所述多晶硅栅侧壁的侧墙结构;所述浮置场板与所述侧墙结构之间的距离大于或等于0〇[0020]可选地，所述LDM0S晶体管结构为PLDM0S或NLDM0S。[0021]可选地，所述浮置场板的材质为多晶硅。[0022]可选地，所述源极上连接有源极场板，所述漏极上连接有漏极场板;所述浮置场板与所述漏极场板或源极场板之间的距离大于〇。[0023]可选地，所述源极场板与漏极场板的材质为多晶硅。[0024]可选地，所述第一隔离结构与第二隔离结构均为浅沟槽隔离结构。[0025]可选地，所述半导体衬底内还设有阱区，所述第一漂移区与第二漂移区均位于所述阱区内。[0026]如上所述，本发明的LDM0S晶体管结构，具有以下有益效果:本发明的LDM0S晶体管结构在源-栅、漏-栅之间的隔尚结构上设置了一个或多个浮置场板，可以增大耗尽区域面积并减少碰撞电离，其中，当隔离结构上的浮置场板为多个时，器件中电场峰值的数目也会增多，且整体电场峰值会下降，从而获得更高的击穿电压及饱和漏电流Idsat,并且不会恶化器件的栅漏电容Cgd及栅源电容Cgs。所述浮置场板采用嵌入工艺，可以与源极场板、漏极场板同步制作，不会增加掩膜版数量，有利于控制生产成本。附图说明[0027]图1显不为本发明的LDM0S晶体管结构在实施例一'中的剖面结构示意图。[0028]图2显示为本发明的LDM0S晶体管结构在实施例二中的剖面结构示意图。[0029]图3显示为本发明的LDM0S晶体管结构与未采用浮置场板的1£^〇3晶体管的电场分布对比图。[0030]元件标号说明[0031]1半导体衬底[0032]2阱区[0033]201高压N讲[0034]202高压P阱[0035]3第一漂移区[0036]4第二漂移区[0037]5源极[0038]6漏极[0039]7栅极结构[0040]701栅氧化层[0041]702多晶硅栅[0042]703侧墙结构[0043]8第一隔离结构[0044]80U901热氧化层[0045]802、902绝缘层[0046]9第二隔离结构[0047]1〇浮置场板[0048]11源极场板[0049]12漏极场板具体实施方式[0050]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。[0051]请参阅图1至图3。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。[0052]实施例一[0053]本发明提供一种LDM0S晶体管结构，请参阅图1，显示为所述LDMOS晶体管结构的剖面结构示意图，包括：[0054]半导体衬底1;[0055]位于所述半导体衬底1内且分立设置的第一漂移区3及第二漂移区4;[0056]位于所述第一漂移区3内的源极5及位于所述第二漂移区4内的漏极6;[0057]位于所述半导体衬底1上且两侧分别与所述第一漂移区3、第二漂移区4接触的栅极结构7;[0058]位于所述第一漂移区3中并将所述源极5与所述栅极结构7隔离的第一隔离结构8;位于所述第二漂移区4中并将所述漏极6与所述栅极结构7隔离的第二隔离结构9;其中：[0059]所述第一隔离结构8与第二隔离结构9上分别设有一个浮置场板10。[0060]具体的，所述LDM0S晶体管可以为PLDM0SP型横向扩散金属氧化物半导体晶体管）或NLDMOSN型横向扩散金属氧化物半导体晶体管）。[0061]作为示例，图1显示的为NLDMOS的情形，其中，所述半导体衬底1采用P型衬底P-sub，所述第一漂移区3、第二漂移区4均为N型掺杂漂移区N-Drift，所述源极5与漏极6均为N型重掺杂N+。在另一实施中，所述LDM0S晶体管也可以为NLDMOS，相应的，源漏区、体区的掺杂类型与NLDMOS相反。[0062]本实施例中，所述半导体衬底1中还设有阱区2，所述第一漂移区3、第二漂移区4均位于所述阱区2中。作为示例，所述阱区2自下而上包括高压N阱2〇UHVN-well及高压P讲202HVP-well。[0063]本实施例中，所述源极5上连接有源极场板11，所述漏极6上连接有漏极场板12。所述源极场板11与漏极场板12可以分别对源极与漏极下方的电场进行调制，减弱源极与漏极的高电场，有利于提高器件的击穿电压。[0064]作为示例，所述源极场板11与漏极场板12的材质均为多晶硅，所述源极场板^的宽度大于所述源极5的宽度，所述漏极场板12的宽度大于所述漏极6的宽度。[0065]具体的，所述第一隔离结构8与第二隔离结构9分别将所述源极5、所述漏极6与所述栅极结构7隔离开。[0066]作为示例，所述第一隔离结构8与第二隔离结构9均为浅沟槽隔离结构。其制作过程包括:首先在所述半导体衬底中形成凹槽，然后将所述凹槽表面热氧化，得到热氧化层8〇1、9〇1，再在所述凹槽内填充绝缘层8〇2、902,得到由所述热氧化层801、901及所述绝缘层802、902构成的浅沟槽隔离结构。[0067]作为示例，所述栅极结构7包括栅氧化层701、形成于所述栅氧化层701上的多晶硅栅702以及形成于所述多晶硅栅702侧壁的侧墙结构703。[0068]具体的，所述第一隔离结构8与第二隔离结构9上均只设有一个浮置场板1〇。此处，所谓浮置是指场板与有源区不接触，即所述浮置场板10与所述源极5、漏极6及多晶硅栅703均不接触。[0069]图1中示出了所述浮置场板10与所述多晶硅栅702之间的距离Q、所述浮置场板10的宽度X2、所述浮置场板10与所述漏极场板12或源极场板11之间的距离X3。[0070]作为示例，位于所述第一隔离结构7所述浮置场板10的宽度大于或等于所述第一隔离结构7宽度的、第二隔离结构7、S宽度的三分之一。所述浮置场板与所述侧墙结构之间的距离大于或等于0。所述浮置场板10与所述漏极场板12或源极场板11之间的距离大于0。所述浮置场板10的材质为多晶硅。[0071]作为示例，采用未设置所述浮置场板10的第一LDM0S晶体管、设置所述浮置场板10且所述浮置场板宽度为0•25微米的第二LDM0S晶体管及设置所述浮置场板10且所述浮置场板宽度为0.4微米的第三LDM0S晶体管在Id均为le-7Awii的条件下进行仿真，其中，所述浮置场板10与所述栅极结构7的侧墙结构703相接触。[0072]仿真结果显示，所述第三LDM0S晶体管的耗尽区域面积最大、碰撞电离数最少、击穿电压最高约44V;所述第一LDM0S晶体管的耗尽区域面积最小、碰撞电离数最多，击穿电压最低约38V;所述第二LDM0S晶体管的耗尽区域面积、碰撞电离数、击穿电压均介于所述第一LDM0S晶体管与第三LDM0S晶体管之间。[0073]可见，相对于未设置所述浮置场板的LDM0S晶体管，本发明设置了所述浮置场板的LDM0S晶体管的耗尽区域更大、碰撞电离更少，击穿电压更高，且在一定的宽度范围内，所述浮置场板的宽度越宽，LDM0S晶体管性能更好。[0074]此外，本发明的LDMOS晶体管结构在获得更高的击穿电压及饱和漏电流Idsat的同时，不会恶化器件的栅漏电容Cgd及栅源电容Cgs。[0075]本发明的LDM0S晶体管结构还具有制作工艺简单的特点，其中，所述浮置场板采用嵌入工艺，可以与源极场板、漏极场板同步制作，不会增加掩膜版数量，有利于控制生产成本。[0076]实施例二[0077]本实施例与实施例一的不同之处在于，实施例一中，所述第一隔禺纟n构8离结构9上分别均设有一个浮置场板10。而本实施例中，所述第一隔离结构与第二隔离结构上均设有多个分立设置浮置场板。_[0078]请参阅图2,显示为本实施例中所述LDM0S晶体管结构的剖面结构示意图，包括：[0079]半导体衬底1;[0080]位于所述半导体衬底1内且分立设置的第一漂移区3及第二漂移区4;[0081]位于所述第一漂移区3内的源极5及位于所述第二漂移区4内的漏极6;[0082]位于所述半导体衬底1上且两侧分别与所述第一漂移区3、第二漂移区4接触的栅极结构7;^[0083]位于所述第一漂移区3中并将所述源极5与所述栅极结构7隔离的第一隔离结构位于所述第二漂移区4中并将所述漏极6与所述栅极结构7隔离的第二隔离结构9;其中：[0084]所述第一隔离结构8与第二隔离结构9上均设有多个分立设置的浮置场板1〇。[0085]具体的，所述第一隔离结构8上的浮置场板数量为2-10,所述第二隔离结构8上的浮置场板数量为2-10。作为示例，图2显示的为所述第一隔离结构8与第二隔离结构9上均设有4个分立设置的浮置场板10的情形。[0086]图2中还示出了最靠近所述栅极结构7的所述浮置场板10与所述侧墙结构703之间的距离D1，各个浮置场板10的宽度11儿2丄3丄4，各相邻两个浮置场板10之间的距离〇1、02、D3,最远离所述栅极结构7的所述浮置场板10与所述漏极场板12或源极场板11之间的距离D4〇[0087]具体的，各浮置场板的宽度相等或不相等;各相邻两个浮置场板之间的距离相等或不相等。[0088]请参阅图3，显示为未设置所述浮置场板10的LDM0S晶体管与设置多个所述浮置场板10的LDM0S晶体管的电场分布对比示意图，其中前者采用实线表示，后者采用虚线表示。可见，对于未设置所述浮置场板10的LDM0S晶体管，其存在两个电场高峰，一个位于隔离结构的左下角，另一个位于隔离结构的右下角。只要任意一个电场高峰超过器件的临界电场，就会导致雪崩击穿。而本发明设置了多个浮置场板10的LDM0S晶体管，其存在多个电场高峰，不仅分散了电场分布，且整体电场峰值有所下降，从而可以获得更高的击穿电压及饱和漏电流Idsat。[0089]与实施例一类似，本实施例设置有多个浮置场板的LDM0S晶体管结构在获得更高的击穿电压^饱和漏电流Idsat的同时，不会恶化器件的栅漏电容Cgd及栅源电容Cgs。并且所述浮置场板采用嵌入工艺，可以与源极场板、漏极场板同步制作，不会增加掩膜版数量，有利于控制生产成本。[0090]综上所述，本发明的LDM0S晶体管结构在源-栅、漏-栅之间的隔离结构上设置了一个或多个浮置场板，可以增大耗尽区域面积并减少碰撞电离，其中，当隔离结构上的浮置场板为多个时，器件中电场峰值的数目也会增多，且整体电场峰值会下降，从而获得更高的击^电压及饱和漏电流Idsat，并且不会恶化器件的栅漏电容Cgd及栅源电容Cgs。所述浮置场板朱用肷入工乙’可以与源极场板、漏极场板同步制作，不会增加掩膜版数量，有利于控制生产成本。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。1[0091]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟恋此扠木的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。囚此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

权利要求：1.一种LDMOS晶体管结构，其特征在于，所述LDMOS晶体管结构包括：半导体衬底；位于所述半导体衬底内且分立设置的第一漂移区及第二漂移区；位于所述第一漂移区内的源极及位于所述第二漂移区内的漏极；位于所述半导体衬底上且两侧分别与所述第一漂移区、第二漂移区接触的珊极^构'、位于所述第一漂移区中并将所述源极与所述栅极结构隔离的第一隔离结构;位于所述第二漂移区中并将所述漏极与所述栅极结构隔离的第二隔离结构;其中：所述第一隔离结构与第二隔离结构上均设有浮置场板。_2.根据权利要求1所述的LDMOS晶体管结构，其特征在于:所述第一隔离结构与第二隔离结构上均只设有一个浮置场板。3.根据权利要求2所述的LDMOS晶体管结构，其特征在于:所述浮置场板的宽度大于或等于所述第一、第二隔离结构宽度的三分之一。知一4.根据权利要求1所述的LDMOS晶体管结构，其特征在于:所述第一隔离结构与第二隔离结构上均设有多个分立设置的浮置场板。5.根据权利要求4所述的LDMOS晶体管结构，其特征在于:所述第一隔离结构上的浮置场板数量为2-10,所述第二隔离结构上的浮置场板数量为2-10。6.根据权利要求4所述的LDMOS晶体管结构，其特征在于:各浮置场板的宽度相等或不相等;各相邻两个浮置场板之间的距离相等或不相等。7.根据权利要求2或4所述的LDMOS晶体管结构，其特征在于:所述栅极结构包括栅氧化层、形成于所述栅氧化层上的多晶硅栅以及形成于所述多晶硅栅侧壁的侧墙结构;所述浮置场板与所述侧墙结构之间的距离大于或等于〇。8.根据权利要求1所述的LDMOS晶体管结构，其特征在于：所述LDMOS晶体管结构为PLDM0S或NLDM0S。9.根据权利要求1所述的LDMOS晶体管结构，其特征在于:所述浮置场板的材质为多晶硅。10.根据权利要求1所述的LDMOS晶体管结构，其特征在于：所述源极上连接有源极场板，所述漏极上连接有漏极场板;所述浮置场板与所述漏极场板或源极场板之间的距离大于0〇11.根据权利要求10所述的LDM〇s晶体管结构，其特征在于:所述源极场板与漏极场板的材质为多晶硅。12.根据权利要求1所述的LDM0S晶体管结构，其特征在于:所述第一隔离结构与第二隔离结构均为浅沟槽隔离结构。13.根据权利要求1所述的LDM0S晶体管结构，其特征在于:所述半导体衬底内还设有阱区，所述第一漂移区与第二漂移区均位于所述阱区内。

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