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【发明授权】在源极/漏极形成后的扩散间断部位形成及相关IC结构_格芯(美国)集成电路科技有限公司_201810007306.8 

申请/专利权人:格芯(美国)集成电路科技有限公司

申请日:2018-01-04

公开(公告)日:2021-06-08

公开(公告)号:CN108281362B

主分类号:H01L21/56(20060101)

分类号:H01L21/56(20060101);H01L21/762(20060101);H01L23/10(20060101);H01L27/04(20060101)

优先权:["20170104 US 15/397,978"]

专利状态码:有效-授权

法律状态:2021.06.08#授权;2018.08.07#实质审查的生效;2018.07.13#公开

摘要:本发明涉及在源极漏极形成后的扩散间断部位形成及相关IC结构,所揭示的是形成扩散间断部位的方法。本方法包括在源极漏极形成之后形成扩散间断部位,通过将虚设栅极的栅极堆栈移除至SOI衬底的埋置型绝缘体,建立第一开口;以及用介电质填充该第一开口以形成该扩散间断部位。IC结构包括与埋置型绝缘体的上表面接触的扩散间断部位。在一视需要的具体实施例中,本方法亦可包括同时形成位在主动栅极中的隔离至位在SOI衬底中的STI。

主权项:1.一种形成扩散间断部位的方法,该方法包含:提供包括绝缘体上覆半导体SOI衬底的结构,该绝缘体上覆半导体衬底具有多个主动栅极及介于该多个主动栅极的所选择的一对主动栅极之间的虚设栅极、以及介于所选择的该对主动栅极的各者与该虚设栅极之间的隆起源极漏极区,其中,该结构更包括浅沟槽隔离STI栅极切口区,该浅沟槽隔离栅极切口区包括位在该多个主动栅极的所选择主动栅极的一部分下面的该绝缘体上覆半导体衬底中的浅沟槽隔离;以及然后,通过下列步骤形成该扩散间断部位:将该虚设栅极的栅极堆栈移除至该绝缘体上覆半导体衬底的埋置型绝缘体,建立第一开口;用介电质填充该第一开口以形成该扩散间断部位,该扩散间断部位与该埋置型绝缘体的上表面接触;以及在该形成该扩散间断部位的同时,形成位在该多个主动栅极的该所选择主动栅极中的隔离,该隔离使该所选择主动栅极分开成两个已隔离的主动栅极部分,以及其中,该隔离位于该浅沟槽隔离上方。

全文数据:在源极漏极形成后的扩散间断部位形成及相关IG结构技术领域[0001]本案披露关于场效晶体管FET,并且更具体来说,关于在源极漏极形成之后才形成扩散间断部位diffusionbreak的方法、以及相关1C结构。背景技术[0002]在诸如微处理器、储存装置及类似者等现代集成电路中,于有限芯片面积上提供并操作非常大量的电路组件,特别是晶体管。在使用金属氧化物半导体M0S技术所制作的集成电路中,所运用的是场效晶体管FET有n型MOSNM0S与p型MOSPM0S晶体管这两种)。FET可采取各种形式及组态。举例而言,除了其它组态,FET还可以是所谓的平面型FET装置或三维3D装置,诸如finFET装置。[0003]无论所考虑的是丽0S晶体管或PM0S晶体管,也无论是属于平面型或3DfinFET装置,场效晶体管FET—般包含形成于半导体衬底substrate中通过沟道区所分开的经掺杂源极漏极区。栅极绝缘层置于沟道区上面,传导栅极电极置于栅极绝缘层上面。栅极绝缘层与栅极电极有时可一起称为用于装置的栅极堆栈。通过对栅极电极施加适度电压,沟道区变为具有传导性,并且容许电流从源极区流动至漏极区。在一些情况下,进行一或多个外延生长程序以在平面型FET装置的源极漏极区中所形成的凹口中形成外延epi半导体材料。在一些情况下,外延材料可形成在源极漏极区中而不会在用于平面性FET装置的衬底中形成任何凹口,或凹口可被过量填充,从而形成隆起源极漏极区。此类平面型FET装置的栅极结构可使用所谓的「栅极先制」或「取代栅极」栅极后制制造技术予以制造。[0004]为了在集成电路装置上提升FET的运作速度并增加FET的密度,数年来,设计人员已大幅缩减FET的实体大小。更具体来说,可显著比例缩小FET的沟道长度亦即缩减沟道长度),其能改善FET的切换速度,但导致漏电(短沟道效应)。对FET的整体尺寸进行比例缩放时,也必须缩小介于诸装置之间的隔离,这会导致装置衰减超出传统短沟道效应的装置衰减。[0005]图1为半导体衬底12上面所形成的说明性先前技术FET半导体装置10的侧视图。衬底I2可包括绝缘体上覆半导体SOI衬底,其包括绝缘体上覆半导体SOI层14例如:硅或硅锗(SiGe、位在其底下的(例如:氧化硅的)绝缘体层16以及位在其底下的半导体衬底1S。在这项实施例中,FET装置10包括栅极结构M、侧壁间隔物24、以与栅极盖体26。栅极结构22—般包含一层绝缘材料未分别表示),例如一层高k绝缘材料或二氧化硅,还包含一或多个导电材料层例如:金属、金属氮化物、及或多晶娃),此一或多个导电材料层作用为用于装置10的栅极电极及功函数层(用于设定阈值电压Vt。应力可被赋予至SOI层14而在沟道区3〇中建立应力,以改善由其所建立的装置的效能。举例而言,可在5〇1层14的装置1〇中将成为P型FET处的SiGe中赋予压缩应力,其提升空穴迁移率及装置效能^或者,可对S〇i层14的装置中将成为n型FET处的Si中赋予拉伸应力。[0006]图2绘示多个FET装置10间具有扩散间断部位32在虚设栅极34底下的截面图。扩散间断部位32的作用在于使FET装置10彼此隔离。所具侧向宽度与一个栅极结构34的侧向宽度对应的扩散间断部位32如图所示,称为单一扩散间断部位SDB。用于形成SDB32的特定程序可包括刻意对SOI衬底12进行开槽以界定凹口36。如图所示,各扩散间断部位32包括由介电质所制成的隔离区。浅沟槽隔离STI38,如填充有介电质的沟槽,也可被用于隔离不同的装置区。随着栅极间距因FET装置的尺寸缩减而变为更小,维持在沟道区30中的应力变为更困难。特别的是,在SOI层14内形成扩散间断部位32及或STI38可释放SOI层14中的应力,使由其形成的FET装置的效能降低。此降低在SOI层14即沟道厚度非常薄例如:5nm至20nm的全空乏SOIFDS0I上甚至更加显著,并且易于损失应变。[0007]图3展示用以建立隆起源极漏极区的程序。图3绘示装置10在进行间隔物蚀刻程序之后的情况,通过使用栅极结构37及虚设栅极34的间隔物39作为蚀刻掩模而使SOI层14凹陷,以界定在SOI层14中的凹口40。据了解,因为SOI层14非常薄,例如:5nm至20nm,所以设定SOI层14时的「凹口」相对较浅。图3亦绘示装置10在进行外延生长程序之后的情况,用来为装置10的源极漏极区44界定凹口40中的外延区42。在一些实例中,全空乏SOIFDS0I源极漏极区44相较于S0I层14的顶端表面是隆起的。与SDB形成有关的另一挑战为可能沿着SDB32产生的不良外延生长,导致诸如凝聚、因刻面形成而生长减缓、形状有缺陷等各种缺陷。除了这些诸多问题之外,外延缺陷还会引起接触击穿(contactpunchthrough的问题。在任何情况下,位在SDB32的边界处的不良外延生长因例如掺质量减少及因应变降低而使装置10效能降低。为了解决此问题,一些程序禁止SDB用于FDS0I衬底,这是因为pFET效能衰减而会限制主动区隔离。这些方法可将虚设栅极用于隔离装置,或可切割栅极以隔离不同结构,这是需要例如通过在所选择的主动栅极内形成隔离来断开特定栅极。这些方法中有些是使用复杂互连以避免使用具有多个pFET的SDB。由于需要更紧密间距(间隔)会带来图型化问题,所以这些后述方法在例如22nm及更先进技术节点的应用上会受限。举例而言,要在紧密的主动栅极阵列内放大要接触的虚设栅极变得极为困难。发明内容[0008]本案披露的第一态样针对一种形成扩散间断部位的方法,该方法包括:提供包括绝缘体上覆半导体S0I衬底的结构,该S0I衬底具有多个主动栅极及介于该多个主动栅极的所选择的一对主动栅极之间的虚设栅极、以及介于所选择的该对主动栅极的各者与该虚设栅极之间的隆起源极漏极区;以及之后,通过下列步骤形成该扩散间断部位:将该虚设栅极的栅极堆栈移除至该S01衬底的埋置型绝缘体,建立第一开口;以及用介电质填充该第一开口以形成该扩散间断部位,该扩散间断部位与该埋置型绝缘体的上表面接触。[0009]本案披露的第二态样包括一种方法,该方法包括:提供全空乏绝缘体上覆半导体FDS0I衬底,其包括:多个栅极,位在该FDS0I衬底的绝缘体上覆半导体S0I层中,该多个栅极包括:多个主动栅极,含所选择的一对主动栅极,所选择的该对主动栅极各包括内有压缩应变的沟道区及介于所选择的该对主动栅极之间的虚设栅极;隆起源极漏极区,相邻各主动栅极并介于所选择的该对主动栅极的各者与该虚设栅极之间;以及浅沟槽隔离STI栅极切口区,在该多个主动栅极的所选择主动栅极的一部分下面的rosoi衬底中包括sti;使用将该虚设栅极与该STI栅极切口区包覆的硅化物掩模来形成硅化物;沉积接触蚀刻终止层;形成使该接触蚀刻终止层在该虚设栅极的栅极堆枝上方、并且使该接触蚀刻终止层在该STI栅极切口区上方的该所选择主动栅极上方选择性曝露的介电层;蚀刻该接触蚀刻终止层以使该虚设栅极的该栅极堆找曝露,并且使在该STI栅极切口区内的该所选择主动栅极曝露;进行蚀刻以:将该虚设栅极的该栅极堆栈移除至该rosoi衬底的埋置型绝缘体,建立第一开口,并且将该所选择主动栅极的栅极堆栈移除至该STI,建立第二开口,以及用介电质填充该第一开口及该第二开口,以在该第一开口中形成扩散间断部位至该埋置型绝缘体层、及在该第二开口中形成在该所选择主动栅极内的隔离至该STI。[0010]本案披露的第三态样关于一种集成电路(1C结构,其包括:绝缘体上覆半导体SOI衬底,在埋置型绝缘体上方包括SOI层;一对第一主动栅极,形成有该SOI层;虚设栅极,在该对第一主动栅极之间形成有该SOI层;以及扩散间断部位,位于该虚设栅极下面,该扩散间断部位延展至该埋置型绝缘体的上表面。[0011]本案披露的前述及其它特征将由以下本披露的具体实施例的更特定说明而显而易见。附图说明[0012]本案披露的具体实施例将搭配下列图式详述,其中相同的名称表示相似的组件,并且其中:[0013]图1根据先前技术,展示FET的透视图。[0014]图2根据先前技术,展示具有扩散间断部位的FET的截面图。[0015]图3根据先前技术,对于具有扩散间断部位的多个FET,展示形成源极漏极区的截面图。[0016]图4根据本案披露的具体实施例,对于形成具有扩散间断部位的1C结构的方法,展示初步结构的截面图。[0017]图5根据本案披露的视需要的具体实施例,对于形成在主动栅极中包括隔离的1C结构的方法,展示初步结构的另一截面图。[0018]图6根据本案披露的具体实施例,展示形成包括扩散间断部位的1C结构的截面图。[0019]图7根据本案披露的视需要的具体实施例,展示形成在主动栅极中包括隔离的1C结构的另一截面图。[0020]图8根据本案披露的具体实施例,展示形成包括扩散间断部位的1这吉构的截面图。[0021]图9根据本案披露的视需要的具体实施例,展示形成在主动栅极中包括隔离的1C结构的另一截面图。[0022]图10根据本案披露的具体实施例,展示形成包括扩散间断部位的1C结构的截面图。[0023]图11根据本案披露的视需要的具体实施例,展示形成在主动栅极中包括隔离的1C结构的另一截面图。[0024]图12根据本案披露的具体实施例,展示形成包括扩散间断部位的IC结构的截面图。_[0025]图13根据本案披露的视需要的具体实施例,展示形成在主动栅极中包括隔离的1C结构的另一截面图。_[0026]图14展示根据本案披露的具体实施例形成包括扩散间断部位的1C结构、及所形成1:结构的具体实施例的截面图。[0027]图15展示根据本案披露的视需要的具体实施例形成在主动栅极包括隔离的1C结构、及所形成1C结构的具体实施例的另一截面图。[0028]注意到的是,本案披露的图式并未按照比例。该图式用意仅在于绘示本披露的典型态样,因而不应该视为限制本披露的范畴。在图式中,相同的附图标记代表该图式之间相似的组件。具体实施方式[0029]本文中所揭示的是在1C结构中形成源极漏极之后才形成扩散间断部位的方法。如本文中所述,形成扩散间断部位有助于保留上有或内有形成主动装置的绝缘体上覆半导体SOI层中的应力,这会导致FET效能更佳。在一视需要的具体实施例中,该方法亦可包括用以在形成有扩散间断部位的情况下同时在所选择的主动栅极中形成隔离的步骤。根据本案披露的具体实施例所形成的1C结构会造成延展至埋置型绝缘体层的上表面的主动区扩散间断部位,并且视需要地,会造成延展至SOI衬底中的STI的主动装置中的隔离。[0030]在下文所述的图式中,偶数编号的图式展示结构的X截割,其包括栅极的截面,而奇数编号的图式展示结构的Y截割,其包括栅极侧视图。所强调的是,偶数编号的图式位于1C结构的一个位置,而奇数编号的图式位于另一位置,亦即,不同截面不必然展示相同栅极。具体而言,偶数编号的图式展示要包括扩散间断部位的位置处的处理,而奇数编号的图式展示要在一般与扩散间断部位相隔的所选择的主动栅极中包括隔离的位置处的视需要的处理。[0031]请参阅图式,图4及5展示初步结构100的截面图。初步结构100包括绝缘体上覆半导体SOI衬底102A0I衬底102包括半导体衬底104、埋置型绝缘体层106及SOI层108。半导体衬底104及SOI层108可包括但不限于硅、锗、硅锗、碳化硅、以及主要由具有以下化学式所定义的组成的一或多种III-V族化合物半导体所组成者:AlxiGax2lnx3AsYiPY2NY3SbY4,其中XI、乂2、乂3、打、¥2、¥3及¥4代表相对比例,各大于或等于零,并且乂1+乂2+乂3+丫1+丫2+丫3+¥4=11为总相对莫耳量)。其它合适的衬底包括具有以下组成的II-VI族化合物半导体:ZnAiCdA2SeB1TeB2,其中A1、A2、B1及B2为各大于或等于零的相对比例,并且A1+A2+B1+B2=11为总莫耳量)。再者,SOI层108的一部分或整体可被应变。举例而言,如本文中将变为显而易见者,本案披露的教示尤其适用于形成P型FET,其包括赋予至S0I层108的压缩应力。然而,所强调的是,本案披露的教示亦可适用于n型FET,其包括赋予至S0I层108的拉伸应力。再者,在一项具体实施例中,S0I衬底102可包括全空乏S0I衬底FDS0I,其包括薄埋置型绝缘体106及非常薄S0I层108,亦即薄到足以使沟道中的空乏区将该层整个包覆。FDS0I亦有利于形成P型FET。埋置型绝缘体106可包括适用于S0I衬底的任何目前已知或以后才开发的介电质,包括但不局限于二氧化硅形成埋置型氧化物BOX或蓝宝石。[0032]S0I衬底102可使用任何目前已知或以后才开发的程序来形成,举例来说,通过沉积、透过布植氧SM0X进行分离、芯片接合等来形成。「沉积」可包括适用于待沉积材料的任何目前已知或以后才开发的技巧,包括但不局限于例如:化学气相沉积CVD、低压CVDLPCVD、电浆增强型CVDPECVD、半大气压CVDSACVD与高密度电浆CVDHDPCVD、快速热CVDRTCVD、超高真空CVDUHVCVD、有限反应处理CVDLRPCVD、有机金属CVDM0CVD、溅镀沉积、离子束沉积、电子束沉积、激光辅助沉积、热氧化作用、热氮化作用、旋涂方法、物理气相沉积PVD、原子层沉积ALD、化学氧化作用、分子束外延MBE、镀覆及或蒸镀。[0033]初步结构100亦可包括多个主动栅极11〇11^、11«、110〇及虚设栅极112。如所属技术领域所理解,SOI层108可具有如图2形成于其上方的例如金属或多晶硅的一或多个栅极110、112。各栅极110、112可分别包括至少部分由例如氮化硅的间隔物118所围绕的栅极堆栈II6、144。各栅极110、II2的栅极堆栈116的材料可变化。举例而言,若运用取代金属栅极程序,则主动栅极110可不在此阶段包括其最终材料,亦即其可包括多晶硅,而不是金属。或者,主动栅极110可包括其最终栅极堆栈材料如图所示),例如:薄栅极介电下层及位于其上方的金属本体。虚设栅极112的栅极堆栈144可包括所欲的任何牺牲材料,例如:多晶硅。之所以称之为主动栅极110是因为其最终将会形成具功能性的FET,之所以称之为虚设栅极112是因为其将不会形成FET,并且位于想要有扩散间断部位142图14的位置处。如图所示,虚设栅极112位于多个主动栅极110的所选择的一对主动栅极1l〇A、110B之间,使得随其形成的扩散间断部位将隔离主动栅极110A、110B。[OO34]栅极110、II2可使用任何目前已知或以后才开发的技巧形成,诸如但不限于光微影、侧壁影像移转等。在微影或「光微影」)中,举例而言,辐射敏感「阻剂」涂料于待处理的一或多层上方形成,在一些方式中,该处理诸如为选择性掺杂及或使图型移转至该一或多层。阻剂有时称为光阻,本身先通过使其曝露至辐射而被图型化,其中该辐射选择性地通过含有图型之中介掩模或模板。因此,阻剂涂料的已曝露或未曝露区或多或少变为可溶,端视所用光阻的类型而定。接着将显影剂用于移除阻剂的更可溶区域,留下图型化阻剂。该图型化阻剂接着可作用为用于下面层件的掩模,接着可对其进行选择性处理,举例而言,诸如用以接收掺质,及或用以经受蚀刻。常见的掩模材料为光阻(阻剂及氮化物。氮化物通常视为「硬罩」。在第4及5图中,所示栅极硬罩162留在栅极11〇、112上方。栅极硬罩162用于图型化栅极11〇、112,并且可留在原位以在后续处理期间保护那些结构。[0035]「蚀刻」通常指将材料从衬底或衬底上形成的结构移除,并且通常是在原处使用掩模来进行,使得可将材料选择性地从衬底的某些区域移除,同时在衬底的其它区域中留下未受影响的材料。蚀刻的类别大体上有两种:(i湿蚀刻及(ii干蚀刻。湿蚀刻是用溶剂诸如酸来进行,该溶剂可就其选择性溶解给定材料诸如氧化物的能力来选择,同时,另一材料诸如多晶娃则保留相对原封不动。此选择性蚀刻给定材料的能力是许多半导体制作程序的基本能力。湿蚀刻一般会等向性蚀刻同质材料例如:氧化物),但湿蚀刻亦可非等向性蚀刻单晶材料例如:硅芯片)。干蚀刻可使用电浆来进行。电浆系统可通过调整电浆的参数在数种模式下运作。普通的电浆蚀刻产生含能自由基,中性带电,在芯片的表面处起反应。由于中性粒子从所有角度侵袭芯片,此程序属于等向性。离子碾压、或派镀蚀刻利用大约从一个方向接近芯片的稀有气体的含能离子轰击芯片,因此,此程序属于高度非等向性。反应性离子蚀刻RIE在介于派镀与电浆蚀刻中间的条件下运作,并且可用于产生深、窄特征,诸如STI沟槽。[0036]相较于用于扩散间断部位的习知处理方式,初步结构1〇〇在此阶段也包括介于所选择的一对主动栅极110A、110B的各者与虚设栅极112之间的隆起源极漏极区120。隆起源极漏极RSD区120可使用任何目前己知或以后才开发的技术来形成。举例而言,RSD区120可通过利用掺质在诸多栅极之间掺杂SOI层108的一部分来形成。对于n型装置,可使用n型掺质,其可包括但不限于:磷P、砷As、锑Sb。对于p型装置,使用的是p型掺质,其可包括但不限于:硼B、铟In及镓Ga。如本文中将变为显而易见者,本案披露的教示尤其适用于形成P型FET,其包括赋予至SOI层108的压缩应力。所以,在RSD区120内所使用的掺质可包括容许本方法建立pFET的p型掺质。如所提,本案披露的教示亦可适用于n型FET,其包括用以建立nFET的n型掺质。除此以外,或举一替代方案,可执行外延生长程序以在栅极相邻处蚀刻掉的区域中建立源极漏极区,及或沿着栅极110、112的侧边使源极漏极区隆起。「外延生长」及「外延形成及或生长」等词意为在由半导体材料的沉积表面上生长半导体材料,其中该半导体材料可与由其所生长的表面的半导体材料具有相同的结晶特性。在外延生长程序中,来源气体所提供的化学反应剂受到控制,而系统参数设定成使得沉积原子以足以在半导体衬底的沉积表面上绕动的能量抵达该表面,并且使这些沉积原子本身的取向符合沉积表面的原子的晶体排列。外延生长程序对于在半导体表面上的形成可有选择性,并且可不在诸如二氧化硅或氮化硅表面的介电质表面上沉积材料。RSD区120可在形成期间在原位掺杂或可在之后进行离子布植。[0037]亦如图4及5所示,初步结构100亦可包括任何数量的浅沟槽隔离STI128。如本领域中已知者,STI128通过建立蚀刻到SOI衬底102内的沟槽来形成,并填充例如通过沉积来填充诸如氧化物的绝缘材料,用以使SOI衬底102的一个区域与SOI衬底的相邻区域隔离。可在通过STI所隔离的区域内配置具有给定极性的一或多个主动装置。举例而言,主动装置栅极110A、110B及虚设栅极112通过STI128与电阻器130及另一主动栅极(图未示)隔离。图5展示STI栅极切口区132,其包括多个主动栅极的所选择的主动栅极110C的一部分下方的SOI衬底102中的STI134。之所以称之为STI栅极切口区132是因为它是在所选择的主动栅极110C底下的一个区域,栅极将于此处在STI134上方遭受切割或间断。注意到的是,所选择的主动栅极110C可以是主动栅极110A或110B,但位在有别于偶数编号图中所示的另一位置中,亦即,所选择的主动栅极110C与STI134交叉之处。注意到的是,所选择的主动栅极110C是顺着纵向展示,并非顺着偶数编号的图式的横切于栅极的方向,其中其可在STI134上方遭受切割。如将进一步说明者,便是在此STI栅极切口区132中,在形成有扩散间断部位142的情况下,可同时在所选择的主动栅极110C内形成隔离(图14此种隔离通常称为「PC切口」,因为其切割主动装置的栅极)。据了解,当所选择的主动栅极11〇C被图型化时,如在栅极的图型化期间使用栅极切割掩模使主动栅极110C出现间断,主动栅极110C内的隔离的形成是按照习知技术执行。然而,根据本案披露的视需要的具体实施例,得以省略用于切割主动装置110C的栅极切割掩模及图型化。[0038]如所提,初步结构100亦可包括视需要的电阻器130。所示电阻器130是要详细说明本披露的教示与此类结构若存在的交互作用。电阻器130可包括任何目前已知或以后才开发的1C电阻器材料及或结构。[0039]图6至lf5根据本披露的具体实施例,展示形成包括扩散间断部位142图14的1:结构140图14至15。与习知处理相比之下,扩散间断部位142图14是在RSD区120之后才形成,如将于本文中所述,于虚设栅极II2下方自对准。在一般用语中,如第6至15图所示,扩散间断部位142图14可通过下列步骤来形成:将虚设栅极112的栅极堆栈144移除至S0I衬底102的埋置型绝缘体106、建立第一开口1似(图I2、以及接着用介电质148图14填充第一开口182图12以形成扩散间断部位142图14。在一视需要的具体实施例中,如所提,可在形成扩散间断部位142的同时,在STI栅极切口区132中形成隔离150图15。亦即,隔离150图15是在多个主动栅极11〇的所选择的主动栅极110C中形成。隔离150图15使所选择的主动栅极110C分开成两个已隔离的主动栅极部分152A、152B图15。如图所示,在图15中,隔离15〇位在STI栅极切口区132中的STI134上方。[0040]请参阅图6至15,现将说明的是根据本披露的一种方法的具体实施例的细节。所强调的是,偶数编号的图式S卩6、8、10、12及14的教示可根据本披露的具体实施例来实行,不用进行奇数编号的图式g卩7、9、11、13及15中所示的视需要的程序。[0041]图6至7展示使用硅化物掩模164来形成硅化物160,其可通过移除栅极硬罩162图4至5的其余部分来形成,例如,通过蚀刻来形成,在希望是硅化物的区域上方形成,例如:在主动栅极110上方形成。硅化物掩模164可与栅极硬罩162包括相同的硬罩材料,因为是由其所形成。如图所示,硅化物掩模162对硅化物为非所欲的任何区域包括虚设栅极112上方提供保护,还对隔离150图15为所欲的任何区域提供保护,亦即在STI栅极切口区132图7上方提供保护。视需要地,倘若提供多晶硅电阻器130,硅化物掩模164亦可包覆SOI衬底102上的多晶硅电阻器130。硅化物160可使用任何目前己知或以后才开发的技术来形成,例如进行原位预清洁、沉积诸如钛、镍、钴等金属、用以与硅多晶硅起金属反应的退火、以及移除未反应金属来形成。[0042]图8至9展示若干程序,其举例而言,包括:沉积接触蚀刻终止层170并接着沉积介电层172,使接触蚀刻终止层170曝露并接着蚀刻接触蚀刻终止层170与硅化物掩模164其余栅极硬罩162以使虚设栅极112的栅极堆栈144、及所选择的主动栅极110C的栅极堆栈116曝露。可沉积接触蚀刻终止层17〇,并且其可包括任何目前已知或以后才开发的蚀刻终止材料,诸如氮化硅。形成介电层172,使得在平坦化之后,使接触蚀刻终止层170在虚设栅极112上方选择性曝露(图未示,因为稍后将受蚀刻),以及视需要地,使接触蚀刻终止层170在MI栅极切口区132中STI1M上方的所选择的主动栅极110C上方曝露(图未示,因为稍后将受蚀刻)。此程序可包括沉积介电层172并将其平坦化以使接触蚀刻终止层170曝露。就此而言,硅化物掩模164第6至7图)的作用在于控制所欲区域中的平坦化。介电层172可包括任何目前已知或以后才开发的层间介电质,诸如但不局限于:氮化硅(Si3N4、氧化硅Si〇2、氟化Si〇2FSG、氢化碳氧化硅SiCOH、多孔SiCOH、硼磷硅酸盐玻璃BPSG、硅倍半氧烷、碳C掺杂氧化物(即有机硅酸盐)(其包括硅(Si、碳C、氧⑼、及或氢⑻的原子)、热固性聚次芳基醚、SiLK可得自DowChemicalCorporation的聚次芳基醚)、可得自JSRCorporation的含有聚合物材料的旋涂硅-碳、其它低介电常数3.9材料、或其层件。平坦化指使表面更平坦亦即,更扁平及或更平滑)的各种程序。化学机械研磨CMP是利用化学反应与机械力的组合使表面平坦化的一种目前习知的平坦化程序。CMP使用包括磨擦性及侵蚀性化学成份的浆料,连同研磨垫及挡圈一起使用,直径方面一般比芯片更大。接垫与芯片通过动态研磨头按压在一起,并且通过塑料挡圈持固在适当位置。动态研磨头以不同转动轴转动亦即,非同心)。这将材料移除,并且倾向于使任何「形貌」均平,造成芯片扁平且平坦,而且可用于使接触蚀刻终止层17〇曝露。其它目前习知的平坦化技术可包括:i氧化作用;(ii化学蚀刻^1^通过离子布植破坏进行斜削控制;(iv沉积低熔点玻璃膜;(v再溅镀沉积膜使其平滑;(Vi光敏聚亚酰胺PSPI膜;(Vii新树脂;(viii低黏度液体环氧树脂;(ix旋涂玻璃S0G材料;及或x牺牲回蚀。[0043]接续图S至9,使用任何适当的蚀刻化学作用以达到图8至9所示的结构,可对例如氧化硅的)介电层172选择性蚀刻通过平坦化所曝露的接触蚀刻终止层170及任何其余硅化物掩模164。一旦蚀刻完成,便使虚设栅极u2的栅极堆栈144曝露。再者,倘若正在实行视需要的隔离处理,可使所选择的主动栅极110C的栅极堆栈116在STI栅极切口区132曝露。此蚀刻建立位在虚设栅极112的栅极堆栈144以及所选择的主动栅极110C的栅极堆栈116两者上方的开口174、176。[0044]图10至11展示额外的处理。作为一视需要的步骤,可在STI栅极切口区132中的介电层172中的开口176中形成间隔物180。间隔物ISO可包括任何目前已知或以后才开发的间隔物材料,例如:氮化硅。间隔物18〇举例而言,可通过沉积间隔物材料及蚀刻来形成。如将说明的是,间隔物18〇的作用在于控制隔离150图15的尺寸,并且亦可经调整尺寸以确保隔离150着落于STI134上。亦可在虚设栅极II2的栅极堆栈144上方的开口174中形成间隔物180,但并非必要。倘若提供多晶硅电阻器1:3〇,亦可在此阶段建立掩模179,以保护多晶硅电阻器130免于后续处理。亦可在多晶硅电阻器1:3〇上方保留间隔物180以保护其免于后续移除步骤。[0045]图12展示将虚设栅极112的栅极堆栈144图10移除至埋置型绝缘体1〇4,建立第一开^182。栅极堆栈144图10可将任何适当的蚀刻程序用于其材料来移除。倘若也要形成隔离15〇图15,亦可移除所选择的主动栅极ii〇c的栅极堆栈116图10,亦即,在蚀刻虚设栅极112的栅极堆栈144至STI1M期间移除,建立第二开口1S4。此后项程序有时称为栅极切割,比习知程序(即栅极图型化期间)更晚出现,容许金属栅极堆栈116封装更好,而且更不曝露至其它处理中使用的前段第一金属前清洁处理。据了解,栅极堆桟144图10及所选择的主动栅极110C之移除宽度受限于介电层172或间隔物180,如有提供的话中开口174、176分别在第10及11图)的大小。[0046]图12亦展示第一开口182内形成间隔物190的视需要的步骤。间隔物190可包括任何目前已知或以后才开发的间隔物材料,例如:氮化硅。间隔物190举例而言,可通过沉积间隔物材料及蚀刻来形成。间隔物19〇的作用在于维持SOI层110内的任何应力。同时,如图13所示,亦可在STI134上方的开口184中形成间隔物192。间隔物192的作用在于维持SOI层110内的任何应力。间隔物192的作用亦在于封装栅极堆找116,并且保护其免于氧进入及免于其它处理,如本文所提。[0047]图14展示用介电质148填充第一开口182图12。介电质148可包括本文中所列的任何层间介电质。介电质148在SOI层110中形成扩散间断部位142,并且按另一种方式填充开口182图12,将扩散间断部位142上方的虚设栅极112进行重塑。相较于习知的扩散间断部位,扩散间断部位142与埋置型绝缘体1〇6的上表面194接触。亦即,扩散间断部位142未延展到埋置型绝缘体106内。[0048]如图15所示,倘若隔离150也正在形成,当填充第一开口182图12时,第二开口184图13亦可填充介电质148以在所选择的主动栅极110C中形成隔离150。隔离150与STI134接触,在所选择的主动栅极110C的目前电性隔离的部分152A与152B之间形成坚固的隔尚。[0049]请回到图14,图14根据本披露的具体实施例,展示包括扩散间断部位142的1C结构140的一项具体实施例。在这项具体实施例中,1C结构140可包括在埋置型绝缘体106上方含有SOI层108的SOI衬底102。1C结构140也包括形成有SOI层108的第一主动栅极对110A、110B例如SOI层上万的栅极)、及位在其内且位在部分S0I层上方的四1区120。虚设栅极112形成在第一主动栅极对ll〇A、110B的间。扩散间断部位142位于虚设栅极112虚设栅极在s〇I层108上面下面,并且扩散间断部位142仅延展至埋置型绝缘体1〇6的上表面194。相较于习知的处理,因为扩散间断部位142是在RSD区120形成之后才形成的,所以扩散间断部位142与其上方的虚设栅极112自对准。「自对准」于本文中使用时,意为虚设栅极LL2与扩散间断部位142侧向对准。扩散间断部位142亦有帮助地作用于保留SOI层108中的应力,其举例而言,可包括用于P型FET的压缩应力或用于n型FET的拉伸应力。特别的是,本方法可提供更大量的压缩应变SOI层108,例如用于pFET的硅锗,或可提供更大量的拉伸应变观层108,例如用于nFET的硅,其在任一事件中都保留应力。在前项例子中,s〇I衬底1〇2可包括FDS0I衬底,并且主动栅极对110A、110B中各者可使用p型掺质形成p型场效晶体管。在后项例子中,主动栅极对110A、110B的各者可使用n型掺质形成n型场效晶体管,。相较于习知处理,扩散间断部位142的作用在于更加维持SOI层108内的应力。1C结构140还包括介于各主动栅极ll〇A、110B与虚设栅极112之间的RSD区120。由于扩散间断部位142是在RSD区120之后才形成,所以RSD区120在扩散间断部位142邻近处无刻面。亦即,1C结构140未遭逢诸如凝聚等缺陷。所以,更易于在后续处理中使接触部于RSD区120上着落,对其它结构不会有击穿而造成短路的问题。再者,1C结构140亦避免在使用连续主动区及复杂互连来避免使用扩散间断部位时所观察到的问题。结果是,1C结构140能够进一步缩减尺寸,并且避免先前技术结构的不良漏电问题。[0050]图15展示包括隔离150的1C结构140的另一具体实施例。在这里,SOI衬底102的另一区域中与主动栅极110A、110B隔离的所选择第二的主动栅极110C可包括隔离150。如所述,隔离150使主动栅极110C分开成两个已隔离的主动栅极部分152A、152B。隔离150延展至S0I衬底1〇2中的STI134,确保部分1MAU52B电性隔离。间隔物192可设于隔离150与两个已隔离主动栅极部分152A、152B的各者之间以保护其金属栅极堆栈116。[0051]如上述的方法用于制作集成电路芯片。产生的集成电路芯片可由制造商以空白芯片形式也就是说,作为具有多个未封装芯片的单一芯片)、当作裸晶粒、或以封装形式来配送。在已封装的例子中,芯片嵌装于单一芯片封装诸如塑料载体,具有黏贴至主板或其它更高阶载体的引线)中,或多芯片封装诸如具有表面互连或埋置型互连任一者或两者的陶瓷载体)中。在任一例子中,该芯片接着与其它芯片、离散电路组件、及或其它信号处理装置整合成下列之部分或任一者:⑸诸如主板的中间产品,或⑹最终产品。最终产品可以是包括集成电路芯片的任何产品,范围涵盖玩具及其它低阶应用至具有显示器、键盘或其它输入设备、及中央处理器的高阶计算机产品。[0052]本文所用术语的目的仅在于说明特殊具体实施例并且意图不在于限制本披露。如本文中所用,单数形式「一」、「一种」、「一个」、以及「该」的用意在于同时包括复数形式,上下文另有所指除外。将进一步了解的是,「包含」(及或其变形等词于本说明书中使用时,指明所述特征、整体、步骤、操作、组件及或组件的存在,但并未排除一或多个其它特征、整体、步骤、操作、组件、组件及或其群组的存在或新增。「视需要的」或「供选择地」意为后续所述事件或环境可或可不出现,并且该描述包括出现事件的实例及未出现事件的实例。[0053]本说明书及权利要求书各处近似文句于本文中使用时,可套用来修饰任何定量表征,其许可改变此定量表征,但不会改变与其有关的基本功能。因此,一或多个诸如「约」、「大约」及「实质」的用语所修饰的值并不受限于指定的精确值。在至少一些实例言可对应于仪器测量该值时的精确度。本说明书及权利要求书这里及各处可组^及或^换范围限制,此类范围乃经识别并且包括其中所含有的子范围,除非内容或文°句另有所指J大约」如应用到范围的特定值时,适用于两值,而且除非另外取决于测量该值的仪器的精确度,否则可表示所述值的+-10%。[0054]下面权利要求书中所有手段或步骤加上功能组件的对应结构、材料、动作及均等者用意在于包括结合如具体主张的其它主张专利权的组件进行任何结构、材料或动作。己为了描述及说明而呈现本披露的说明,但无意于具有彻底性或局限于所揭示形式的披露。许多修改及变化对于所属技术领域中具有通常知识者将显而易知而不脱离本披露的范畴及精神。选择并说明具体实施例是为了更佳阐释本披露的原理及实际应用,并且如适用于经思考的特定用途,让所属技术领域中具有通常知识者能够理解本披露经各种修改的各项具体实施例。

权利要求:1.一种形成扩散间断部位的方法,该方法包含:提供包括绝缘体上覆半导体SOI衬底的结构,该SOI衬底具有多个主动栅极及介于该多个主动栅极的所选择的一对主动栅极之间的虚设栅极、以及介于所选择的该对主动栅极的各者与该虚设栅极之间的隆起源极漏极区;以及然后,通过下列步骤形成该扩散间断部位:将该虚设栅极的栅极堆栈移除至该SOI衬底的埋置型绝缘体,建立第一开口;以及用介电质填充该第一开口以形成该扩散间断部位,该扩散间断部位与该埋置型绝缘体的上表面接触。2.如权利要求1所述的方法,其中,该结构更包括浅沟槽隔离(STI栅极切口区,该STI栅极切口区包括位在该多个主动栅极的所选择主动栅极的一部分下面的该SOI衬底中的STI,以及更包含在该形成该扩散间断部位的情况下,同时形成位在该多个主动栅极的该所选择主动栅极中的隔离,该隔离使该所选择主动栅极分开成两个已隔离的主动栅极部分,以及其中,该隔离位于该STI上方。3.如权利要求2所述的方法,其中,在该所选择主动栅极中形成该扩散间断部位与该隔离包括:使用将该虚设栅极与该STI栅极切口区包覆的硅化物掩模来形成硅化物;沉积接触蚀刻终止层;形成使该接触蚀刻终止层在该虚设栅极上方及该STI栅极切口区上方选择性曝露的介电层;蚀刻该接触蚀刻终止层以使该虚设栅极的该栅极堆栈曝露,并且使在该STI栅极切口区中的该所选择主动栅极曝露,其中,移除该虚设栅极的该栅极堆栈也包括将该所选择主动栅极移除至该STI,建立第二开口,以及其中,用该介电质填充该第一开口包括用该介电质填充该第二开口,以在该所选择主动栅极中形成该隔离,该隔离与该STI接触。4.如权利要求3所述的方法,其中,在蚀刻该蚀刻终止层前,先在该STI栅极切口区中的该介电层中的开口中形成间隔物。5.如权利要求1所述的方法,更包含在移除该虚设栅极之前:使用将该虚设栅极包覆的硅化物掩模来形成硅化物;沉积接触蚀刻终止层;形成介电层,留下该接触蚀刻终止层在该虚设栅极的该栅极堆找上方曝露;以及蚀刻该接触蚀刻终止层以使该虚设栅极的该栅极堆栈曝露。6.如权利要求5所述的方法,其中,该硅化物掩模也包覆位在该SOI衬底上的多晶硅电阻器。7.如权利要求1所述的方法,更包含在用该介电质填充前,先在该第一开口内形成间隔物。8.如权利要求1所述的方法,其中,提供该结构更包括在当作沟道区用于该多个主动栅极的该SOI衬底的SOI层中赋予压缩应变。9.一种方法,包含:提供全空乏绝缘体上覆半导体FDSOI衬底,其包括:多个栅极,位在该rosoi衬底的绝缘体上覆半导体SOI层中,该多个栅极包括:含所选择的一对主动栅极的多个主动栅极,所选择的该对主动栅极的各主动栅极包括内有压缩应变的沟道区,及介于所选择的该对主动栅极之间的虚设栅极,隆起源极漏极,相邻各主动栅极、且介于所选择的该对主动栅极的各主动栅极与该虚设栅极之间,以及浅沟槽隔离STI栅极切口区,其在该FDS0I衬底中包括STI,位在该多个主动栅极的所选择主动栅极的一部分下面;使用将该虚设栅极与该STI栅极切口区包覆的硅化物掩模来形成硅化物;沉积接触蚀刻终止层;形成使该接触蚀刻终止层在该虚设栅极的栅极堆栈上方、并且使该接触蚀刻终止层在该STI栅极切口区上方的该所选择主动栅极上方选择性曝露的介电层;蚀刻该接触蚀刻终止层以使该虚设栅极的该栅极堆栈曝露,并且使该STI栅极切口区中的该所选择主动栅极曝露;进行蚀刻以:将该虚设栅极的该栅极堆找移除至该FDS0I衬底的埋置型绝缘体,建立第一开口,并且将该所选择主动栅极的栅极堆找移除至该STI,建立第二开口,以及用介电质填充该第一开口及该第二开口,以在该第一开口中形成扩散间断部位至该埋置型绝缘体层、及在该第二开口中形成该所选择主动栅极中的隔离至该STI。10.如权利要求9所述的方法,其中,该硅化物掩模也包覆多晶硅电阻器。11.如权利要求9所述的方法,更包含在用该介电质填充前,先在该第一开口内形成间隔物。12.如权利要求9所述的方法,其中,在该蚀刻该蚀刻终止层前,先在该STI栅极切口区中的该介电层中的开口中形成间隔物。13.—种集成电路1C结构,包含:绝缘体上覆半导体SOI衬底,在埋置型绝缘体上方包括SOI层衬底;一对第一主动栅极,形成有该SOI层;虚设栅极,在该对第一主动栅极之间形成有该SOI层;以及扩散间断部位,位于该虚设栅极下面,该扩散间断部位延展至该埋置型绝缘体的上表面。14.如权利要求13所述的IC结构,该扩散间断部位与其上方的该虚设栅极自对准。15.如权利要求13所述的1C结构,其中,该SOI层包括压缩应力或拉伸应力。16.如权利要求13所述的1C结构,更包含第二主动栅极,该第二主动栅极包括使该第二主动栅极分开成两个已隔离的主动栅极部分的隔离,该隔离延展至该S〇I衬底中的浅沟槽隔离。17.如权利要求13所述的1C结构,更包含间隔物,介于该隔离与该两个已隔离的主动栅极部分的各者之间。18.如权利要求13所述的1C结构,其中,该SOI衬底包括全空乏绝缘体上覆半导体FDS0I衬底,并且该对主动栅极各形成P型场效晶体管。19.如权利要求13所述的1C结构,其中,该对主动栅极各形成n型场效晶体管。20.如权利要求13所述的1C结构,更包含隆起源极漏极区,介于各主动栅极与该虚设栅极之间,该隆起源极漏极区在该扩散间断部位相邻处无刻面。

百度查询: 格芯(美国)集成电路科技有限公司 在源极/漏极形成后的扩散间断部位形成及相关IC结构

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