申请/专利权人：旺宏电子股份有限公司

申请日：2018-03-14

公开（公告）日：2021-06-08

公开（公告）号：CN109949847B

主分类号：G11C13/00(20060101)

分类号：G11C13/00(20060101)

优先权：["20171221 US 15/850,188"]

专利状态码：有效-授权

法律状态：2021.06.08#授权;2019.07.23#实质审查的生效;2019.06.28#公开

摘要：一种集成电路及其操作方法。集成电路包括形成电压接垫、包括多个存储单元的存储器阵列以及连接于存储单元的多个存取线。形成电压轨耦接于形成电压接垫。二极管配置为电流连通于电压轨及多个存取线中的一存取线。在施加形成电压至形成电压接垫的期间，二极管被施以正向偏压，以诱发多个存储单元中的多个存储单元的形成电流。于用于存储器操作使用存储器阵列的期间，在参考电压施加于形成电压接垫的期间，二极管被施以逆向偏压。

主权项：1.一种集成电路，包括：一组接垫，配置用于连接于外部电路，该组接垫包括一形成电压接垫；一存储器阵列，包括多个存储单元，且多个存取线以电流连通的方式连接于该存储器阵列中的该多个存储单元；一形成电压轨，耦接于该形成电压接垫；一二极管，配置以电流连通于该形成电压轨及该多个存取线中与该二极管对应的一存取线，在施加一形成电压至该形成电压接垫的期间，该二极管配置为被施以正向偏压，以在该多个存储单元中的多个存储单元中诱发一形成电流；在使用该存储器阵列进行多个存储器操作的期间，在施加一参考电压至该形成电压接垫的期间，该二极管配置为被施以逆向偏压；以及多个外围电路，耦接于该组接垫的一信号次群组中的多个接垫，并耦接于该多个存取线，该些外围电路包括配置以执行该多个存储器操作的一控制电路；其中，该些外围电路包括多个互补金属氧化物半导体晶体管，该些外围电路中所有的该些互补金属氧化物半导体晶体管具有一击穿电压，该击穿电压小于施加至该形成电压接垫的该形成电压。

全文数据：集成电路及其操作方法技术领域本揭露涉及一种基于可编程电阻式存储器programmableresistancememory的集成电路存储器如相变存储器以及其他利用形成操作formingoperation的存储器技术。背景技术一些类型的可编程电阻式存储器programmableresistancememory例如是包括相变存储器PhaseChangeMemory，PCM包括在涉及形成电流formingcurrent暴露的形成操作formingoperation前可能无法以优化方式执行的存储器材料。形成操作例如可造成稳定的开关特性switchingcharacteristic或较佳的感测界限sensingmargin。这些材料中的一些可能需要形成相对较高强度的电流。在一些配置中，在形成操作中可能需要相对高的电压。利用形成脉冲的各种可编程电阻式存储器装置包括以交叉点架构组织的高密度存储单元阵列例如是描述于2003年6月17日所颁发的发明人为龙，发明名称为“自对准可编程相变存储装置”的美国专利第6579760号。包括与双向定限开关ovonicthresholdswitch串联的相变存储器元件的存储单元的交叉点架构已发展良好。还可利用其他包括各种二维及三维的阵列结构。在典型的存储器架构中，阵列中的存储单元的存取是利用存取线例如是位线及字线所进行，存取线是使用低电压互补金属氧化物半导体CMOS晶体管所执行的外围电路、或设计用于高密度及低功耗的其他技术所控制。形成操作的高电流或高电压的需求可能会破坏这些外围电路。为避免此类破坏，高电压装置可加入于外围电路。然而，高电压装置可能具有较用于一般存储器的操作的外围电路所需的不同的装置或电路结构。例如，相较于存储器上所使用的其他晶体管而言，能够耐受高电压的互补金属氧化物半导体晶体管可使用较厚的栅极绝缘体所制作。然增加高电压装置的步骤却会使工艺复杂化。目前期望提供一种可解决高电压密度问题且可兼容于存储器阵列及外围电路的存储器工艺的配置以用于形成操作的高密度存储器阵列。发明内容本揭露描述一种集成电路技术，支持施加形成脉冲至存储单元而不会让集成电路上的低电压电路毁损。本揭露所述的实施例中，集成电路包括一组接垫，此组接垫配置用以连接于外部电路，此组接垫包括命名为“形成电压接垫”的接垫。集成电路上的存储器阵列包括多个存储单元及多个存取线，存取线以电流连通的方式连接于阵列中的存储单元。一形成电压轨是耦接于此形成电压接垫。二极管是配置为电流连通于此形成电压轨及存储器阵列的多个存取线中的一存取线。在施加形成电压至形成电压接垫的期间，二极管是配置为被施以正向偏压，以在存取线上诱发存储单元中的形成电流。并且，在利用存储器阵列进行存储器操作的期间，在施加参考电压例如是接地的期间，二极管是配置为被施以逆向偏压。一个或多个二极管的一组二极管，包括刚才所提及的二极管，此组二极管的各个二极管是电流连通于形成电压轨及一特定的存取线或一群存取线。在此方式之中，可使用一些平行配置的二极管将形成电流传送至阵列中的多组存储单元。在一些实施例中，集成电路包括外围电路，外围电路耦接于此组接垫中配置用以接收信号例如是地址信号、时钟信号、数据信号及控制信号的接垫。外围电路可包括配置用以执行存储器操作的控制电路。提供于集成电路上的二极管是耦接于集成电路上的此组接垫中的电源供应次群组中的至少一接垫。用于存储器操作的集成电路存储器与外围电路的电源是使用电源轨进行分配。在一些实施例中，控制电路也配置为将通过形成电压轨的电流经由多个存取线施加至存储单元，执行一形成操作；控制电路也配置为将通过电源轨的电流经由多个存取线施加至存储单元，以执行存储器操作。在一方案中，在形成操作期间，当形成电压施加于形成电压接垫时，控制电路配置为施加正向偏压于此组一或多个二极管。相反地，在存储器操作中，当参考电压例如是接地施加至形成电压接垫时，控制电路配置为施加逆向电压于此组一或多个二极管。例如，存储器阵列可包括以电流连通的方式耦接于存储单元的多个第二存取线。在形成操作中，控制电路可施加偏压于多个第二存取线，当形成电压施加于形成电压接垫时，使得此组一或多个二极管被施以正向偏压。并且，控制电路可配置为在存储器操作的其间施加电压，当参考电压例如是接地施加至形成电压接垫时，使此组一个或多个二极管被施以逆向偏压。本揭露所述的技术可应用于包括使用形成脉冲的任何类型的存储单元的存储单元阵列，存储单元例如是可编程电阻式存储单元。在一实施例中，存储单元阵列包括相变存储单元。在另一实施例中，存储单元阵列包括串联于双向定限开关的相变存储器元件的存储单元。在一些实施例中，集成电路上的存储器阵列可包括存储单元的多个存储器组。集成电路可包括用于各个存储器组的分离的形成电压接垫及分离的形成电压轨配置如上述。在一些实施例中，集成电路上的存储单元阵列可包括存储单元的多个存储器组。各个存储器组包括N个存取线的一组存取线。此组存取线连接于N个二极管的一组二极管。集成电路可包括通过一选择电路耦接于N个形成电压轨的一组形成电压轨的单一形成电压接垫。选择电路具有N个开关的一组开关，且用于选择存取线，包括在一些实施例中，在形成操作期间，在存储单元的各个存储器组中一次选择一个存取线。本揭露描述使用此技术方法。方法包括提供一集成电路。集成电路具有包括多个存储单元的存储器阵列，以电流连通的方式连接于阵列中的存储单元的多个存取线，以及经由二极管电流连通于多个存取线中的多个存取线的形成电压接垫。方法包括使用一外部电源施加一形成脉冲至形成电压接垫，其中形成脉冲具有一电压强度，以施加正向偏压于二极管。方法可包括将集成电路连接于一形成脉冲系统，可使用于集成电路的制造及测试的测试平台所执行。形成脉冲系统的电源供应可用作为施加形成脉冲于集成电路上的形成电压接垫的外部电源供应。如此一来，在安装集成电路作为操作装置的组件之前，即施加形成脉冲。并且，方法可包括在施加形成脉冲之后，安装集成电路作为操作装置的组件，以及将形成脉冲接垫连接于一常数参考源例如是接地，藉此让装置在操作期间使二极管被施以逆向偏压。本揭露的其他方面及优点可参照所附附图和实施方式：附图说明图1绘示根据本揭露一实施例的包括存储器阵列及形成电压接垫的集成电路的简化框图。图2绘示根据本揭露一实施例的包括形成电压接垫及二极管的三维交叉点阵列的透视图。图3绘示图2中存储单元120的特写图。图4绘示本揭露另一实施例的内埋于集成电路中的三维存储器阵列的一阶层中的二极管与形成电压接垫的配置图。图5绘示可使用于图4的配置的一实施例的二极管的示意图。图6绘示根据本揭露又一实施例的三维存储器阵列的一阶层中的二极管及形成电压接垫的配置图。图7绘示根据本揭露一实施例的存储器阵列中多个存储器组之间连接关系的示意图。图8绘示根据本揭露又一实施例的存储器阵列中多个存储器组之间连接关系的示意图。图9为是根据本揭露又一实施例的包括存储单元的多个存储器组的简化示意图。图10A及图10B绘示用于执行一形成操作的集成电路与形成电压系统的连接以及集成电路安装于操作装置并包括接地形成电压接垫的示意图。图11绘示本揭露所述的包括形成操作的方法的流程图。【符号说明】101、102、103、104、105、106：第二存取线111、112、113、114、115、116：第一存取线120：存储单元121：开关元件122：存储器元件123：第一势垒层125：第二势垒层131、401、401-1、402-2、401-3、401-4：第一存取线译码器133、402、402-1、402-2、402-3、402-4：第二存取线译码器135、137：二极管141、405、405-1、405-2、405-3、405-4、505：形成电压接垫142、Vf轨：形成电压轨151、152：表面450：阳极451：阴极452：漏极453：栅极454：本体455：源极500：集成电路存储器501：测试平台502：治具506、602、603、604：接线600：操作装置601：电源供应700、701、702、703、704、705、706：步骤900、901、902：行选择开关910-0、910-1、910-2：读取及写入电路912-0、912-1、912-2：字线驱动器1100：存储器阵列1102：第二存取线译码器1103：第一存取线译码器1105、1107：总线1106：方块1108：偏压配置供应电路1109：控制器1112、421、422、423：第二存取线1113、411、412、413：第一存取线1121：数据输入线1122：数据输出线1123：输入输出驱动器1150：集成电路1201、FR-0、FR-1、FR-2：形成电压轨1202：电压电平侦测器1205、D1、D2、D3、D01～D12：二极管1210：电压接垫1211、1212、1215：信号接垫1213：电源供应接垫1214：接地接垫1223、Vdd轨：电源轨1224、Vss轨：接地轨B0、B1、B2：存储器组BL0-0、BL0-1、BL0-2、BL1-0、BL1-1、BL1-2、BL2-0、BL2-1、BL2-2：位线CNTL：控制信号GND：接地S0～S2：开关S1、S2、S3：选择器M1～M9：存储器Vdd：电源WL0-0、WL0-1、WL0-2、WL1-0、WL1-1、WL1-2、WL2-0、WL2-1、WL2-2：字线具体实施方式请参照图1至11，其提供本揭露实施例的详细描述。图1绘示集成电路1150。集成电路1150包括存储器阵列1100。存储器阵列1100包括欲受到形成操作的存储单元。在此附图中，集成电路1150包括一组接垫1210～1215。接垫为在集成电路上的配置用于连接外部线路结构。此组接垫包括信号接垫例如是1211、1212、1215，信号接垫是配置以传递信号例如是地址、控制信号例如芯片选择信号、时钟信号、数据信号等等。此组接垫包括在一般操作期间电源通过其所供应至集成电路以使用的电源供应接垫1213及接地接垫1214。在一些实施例中，可能有多个电源供应接垫及接地接垫。同样地，此组接垫包括形成电压接垫1210。在一些实施例中，可以有多个形成电压接垫，如下文探讨。信号接垫是通过装置上的线路层耦接于集成电路上的电路。电源供应接垫1213及接地接垫1214是连接于分配供应电压至存储器阵列1100及外围电路的电源轨powerrail电源供应电压轨Vdd轨1223，接地轨或Vss轨1224，其中“外围电路”包括位于存储器阵列之外的装置上的电路。电源轨典型上是位在多个金属层顶部或靠近顶部的图案化金属层。当然，可使用其他导电结构于电源供应轨以分配供应电压。外围电路可包括具有击穿电压小于在形成操作期间施加于形成电压接垫的形成电压Vf的互补金属氧化物半导体晶体管。根据本文所述技术的一较佳实施例，形成电压及形成电流系在没有利用高电压互补金属氧化物半导体晶体管的情况下施加于存储单元，或其他特殊电路是设计为在形成操作期间需要处理高电压或高电流。在一有利的实施例中，外围电路包括互补金属氧化物半导体晶体管，且所有在外围电路中的互补金属氧化物半导体晶体管具有小于施加至形成电压接垫的形成电压Vf的击穿电压，因此可简化工艺。其他实施例可使用外围电路中的高电压互补金属氧化物半导体晶体管，而具有本文所述改良的工艺及结构。形成电压轨1201连接于形成电压接垫1210且连接于一组二极管1205。形成电压轨可分离于且电性隔离于电源轨。形成电压轨1201提供形成电压接垫1210及此组二极管1205之间的电流连接。在一些实施例中，形成电压轨1201可以包括在与电源供应轨相同的图案化金属层上的图案化金属接线。在其他实施例中，形成电压轨1201可以是其他类型的导电结构。在较佳实施例中，形成电压轨1201是直接连接于形成电压接垫1210以及此组二极管1205的二极管或多个二极管，而没有介于中间的主动装置例如是高电压晶体管。在所示范例中，电压电平侦测器voltageleveldetector1202可耦接于形成电压轨或形成电压接垫，电压电平侦测器1202可产生控制器1109所使用的信号以开始形成操作。其他实施例没有包括耦接于形成电压轨或接垫的电压侦测器。存储器阵列包括多个存取线1112、1113。在一些实施例中，存储器阵列包括第一存取线1113例如是位线及第二存取线1112例如是字线或源极线。在一些实施例中，第二存取线1112为源极线，阵列可包括字线，且用于控制存储单元中的开关元件。此组二极管以元件符号1205表示具有一或多个二极管，且包括与此些存取线中的存取线串联连接的二极管。在此模式中，形成电压接垫1210是经由形成电压轨1201、此组二极管极1205、及第一存取线例如是1113以电流连通的方式直接连接于存储器阵列1100中的存储单元，并通过存储单元连接于第二存取线例如是1112。在一些实施例中，此组二极管可耦接于第二存取线1112，而非第一存取线1113。在本文所述技术的一方面中，在存储器阵列1100中，各个存储单元具有开关元件例如是双向定限开关及与第一和第二存取线例如是位线及字线以电流连通的方式连接的存储器元件例如是相变存储器元件。第一存取线译码器1103是耦接于且电性连通于多条第一存取线1113，第一存取线1113是在存储器阵列1100中配置为行column以读取来自存储单元的信息并将信息写入存储单元。第一存取线译码器1103可包括第一存取线驱动器。第二存取线译码器1102是耦接于且电性连通于多条第二存取线1112，第二存取线1112在存储器阵列1100中是以列row配置。第二存取线译码器1102可包括在控制器及地址译码的控制之下施加偏压至第二存取线1112的第二存取线驱动器。地址是供应于总线1105上至第一存取线译码器1103及第二存取线译码器1102。在此实施例中，方块1106中的感测放大器及其他支持电路例如是预充电电路及类似物是与数据输入结构data-instructure通过总线1107耦接至第一存取线译码器1103。这些电路结构可在控制器及地址译码的控制之下施加偏压至第一存取线1113。数据是通过数据输入线1121由耦接于集成电路1150上的接垫1215或其他数据源的输入输出驱动器IOdriver1123供应至方块1106中的数据输入结构。数据是通过数据输出线1122由方块1106中的感测放大器供应至集成电路1150上的输入输出驱动器1123，或供应至集成电路1150的内部或外部的其他数据目标datadestination。控制器1109中的状态机或其他逻辑控制偏压配置供应电路1108以执行存储器操作，例如是写入设置set及重置reset及读取操作。偏压配置供应电路1108耦接至连接于电源供应接垫1213的Vdd轨1223，并耦接至连接于接地接垫1214的Vss轨1224。偏压配置供应电路1108可包括电平偏移器levelshifter或电荷泵chargepump，以提供与Vdd不同的电压电平的偏压配置，并传送用于写入及读取操作所需的偏压配置至第一存取线译码器1103及第二存取线译码器1102。并且，控制器1109中的控制电路协调方块1106中的感测电路及输入结构的操作，用于读取及写入操作。可使用特殊用途逻辑specialpurposelogic、一般用途处理器generalpurposeprocessor或其组合执行电路。控制器1109是配置以响应于指令译码commanddecoding、电压电平侦测器信号voltageleveldetectorsignal或其他类型信号执行其中通过形成电压轨的电流是通过多条存取线施加至存储单元的形成操作，且控制器1109是配置以执行其中通过电源轨的电流是通过多条存取线施加至存储单元的存储器操作。在形成操作期间，当形成电压接垫1210耦接于形成电压Vf时，可施加偏压于第一存取线1113及第二存取线1112，导致此组二极管1205中的二极管的正向偏压，如此形成脉冲通过存储单元造成形成电流脉冲的流动。在一些实施例中，控制器1109可选择性活化阵列中单独的存储单元存储器组，以通过形成电压轨管理峰值电流。在存储器集成电路的一般操作期间，当形成电压接垫1210耦接于参考电压例如是接地时，控制器1109是配置以施加偏压至存取线，以施加逆向偏压于此组二极管1205中的二极管或多个二极管。图2绘示三维交叉点阵列的透视图。三维交叉点阵列包括多个存储单元包括存储单元120，存储单元120是配置于多条第一存取线例如是位线例如是111、112、113、114、115及116及多条第二存取线例如是字线例如是101、102、103、104、105及106的各自的交叉点。各个存储单元具有存储单元结构，提供开关功能及数据储存功能。在此范例中，存储单元具有包括开关元件例如是121及存储器元件例如是122的存储单元结构。在附图中，三维交叉点阵列中的第一阶层是介于第二存取线包括第二存取线字线101、102与103的第一图案化导电层及第一存取线包括第一存取线位线111、112与113的第二图案化导电层之间。三维交叉点阵列中的第二阶层是介于第一存取线包括第一存取线位线111、112与113的第二图案化导电层及第二存取线包括第二存取线字线104、105与106的第三图案化导电层之间。三维交叉点阵列中的第三阶层是介于第二存取线包括第二存取线字线104、105与106的第三图案化导电层及第一存取线包括第一存取线位线114、115与116的第四图案化导电层之间。在此实施例中，连续的阶层共享第一或第二存取线的一图案化导电层，且存储单元系倒置inverted，让存储器元件可接触于或邻近于第二存取线，且开关元件可接触于或邻近于第一存取线。在一些实施例中，各个阶层可具有第一或第二存取线的各自的导电层。在一些实施例中，存储单元没有被倒置，让开关元件可接触于第一存取线或第二存许线。图1的配置所实行的阵列可具有许多阶层，且在各个阶层中具有第一存取线或第二存取线，以形成相当高密度的存储器装置。可实行其他三维配置。三维交叉点阵列包括耦接于且电性连通于第一存取线译码器131及第二存取线译码器133的存取线，其中第一及第二存取线译码器可包括驱动器及偏压选择器，以在写入或读取操作中施加偏压至选取的或未选取的第一存取线及第二存取线。在本实施例中，多个第一存取线耦接于第一存取线译码器131且多个第二存取线耦接于第二存取线译码器133。多个二极管例如是135、137配置于形成电压轨与对应的存取线之间的电路上。如图所示，各个二极管具有第一终端及第二终端。二极管135的第一终端连接于第一阶层中的存取线位线例如是114、115、116。类似地，二极管137的第一终端连接于第二阶层中的存取线位线例如是111、112、113。形成电压接垫141连接于连接二极管例如是135、137的第二终端的形成电压轨Vf轨142。在形成操作期间，Vf轨142接收形成电压Vf。形成电压接垫配置为连接于外部电源，且可独立于芯片上源。图3绘示图2中的范例性存储单元120的特写图。存储单元120接触于第一存取线位线111，且接触于第二存取线字线101。存储单元120包括在表面151邻近于第一存取线位线111的开关元件121，以及在表面152邻近于第二存取线字线101的存储器元件122。第一势垒层123配置于开关元件121与存储器元件122之间。第二势垒层125配置于开关元件121与第一存取线位线111的表面151之间。例如，开关元件121可以是2个终端、2个方向的双向定限开关OST，包括硫属化物chalcogenide材料。在一实施例中，开关元件121可包括选用于双向定限开关的硫属化物层例如是三硒化二砷As2Se3、碲化锌ZnTe及硒化锗GeSe，且厚度例如是约5纳米nm至约25纳米，较佳是约15纳米。在一些实施例中，开关元件121可包括结合于一个或多个由碲tellurium，Te、硒selenium，Se、锗germanium，Ge、硅silicon，Si、砷arsenic，As、钛titanium，Ti、硫sulfur，S、锑antimony，Sb所组成群组的元素的硫属化物。第一势垒层123可提供开关元件121与存储器元件122之间的附着及扩散势垒功能。第一势垒层123可具有厚度约5至约50纳米，较佳约20纳米的导电材料层。第一势垒层的范例性材料可以是金属氮化物层，例如是氮化钛titaniumnitride，TiN、氮化钽tantalumnitride，TaN、氮化钨tungstennitride，WN、氮化钼molybdenumnitride，MoN、氮化铌niobiumnitride，NbN、氮化钛硅titaniumsiliconnitride，TiSiN、氮化钛铝titaniumaluminumnitride，TiAlN、钛氮化硼titaniumboronnitride，TiBN、锆硅氮化物zirconiumsiliconnitride，ZrSiN、氮化钨硅tungstensiliconnitride，WSiN、钨氮化硼tungstenboronnitride，WBN、氮化锆铝zirconiumaluminumnitride，ZrAlN、氮化钼硅molybdenumsiliconnitride，MoSiN、氮化钼铝molybdenumaluminumnitride，WAIN，氮化钽硅tantalumsiliconnitride，TaSiN、氮化钽铝tantalumaluminumnitride，TaAlN。除了金属氮化物之外，第一势垒层123可包括掺杂的多晶硅、钨tungsten，W、铜copper，Cu、钛titanium，Ti、钼molybdenum，Mo、钽tantalum，Ta、硅化钛titaniumsilicide，TiSi、硅化钽tantalumsilicide，TaSi、钨化钛titaniumtungsten，TiW、氮氧化钛titaniumoxynitride，TiON、氮氧化铝titaniumaluminumoxynitride，TiAION、氮氧化钨tungstenoxynitride，WON、及氮氧化钽tantalumoxynitride，TaON。第二势垒层125可提供开关元件121与第一存取线位线111之间的附着与扩散势垒功能。第二势垒层125可具有相同于第一势垒层123的材料，例如是氮化钛TiN。在一些实施例中，第二势垒层125可具有不同于第一势垒层123的材料。在一些实施例中，可消除第二势垒层125，使得开关元件121接触于第一存取线位线111。存储器元件122可包括可编程电阻材料层，例如是相变材料层，厚度约10纳米至约50纳米，较佳是约30纳米。在一些实施例中，相变存储器元件的厚度可大于开关元件121的厚度。例如，存储器元件122可包括纯化学计量形式或具有添加物或掺杂物例如是介电添加物的锗锑碲Ge2Sb2Te5。通过能量例如是热或电流施加，相变材料能够在相对低电阻状态非晶相与相对高电阻状态结晶相之间转换。在一些实施例中，可使用具有多个电阻状态的多阶胞。用于存储器元件122材料的实施例可包括硫属化物基的材料及其他材料。硫属化物合金包括与其他材料例如过渡金属结合的硫属化合物。硫属化物合金通常包含一或多个元素周期表的4AIVA族元素，例如是锗germanium，Ge及锡tin，Sn。通常，硫属化物合金包括结合于包括一或多个锑antimony，Sb、镓gallium，Ga、铟indium，In、及银silver，Ag。多个相变基的存储器材料已描述于技术文献中，包括镓锑GaSb、铟锑InSb、铟硒InSe、锑碲SbTe、锗碲GeTe、锗锑碲GeSbTe、铟锑碲InSbTe、镓硒碲GaSeTe、锡锑碲SnSbTe、铟锑锗InSbGe、银铟锑碲AgInSbTe、锗锡锑碲GeSnSbTe、锗锑硒碲GeSbSeTe及碲锗锑硫TeGeSbS合金。在锗锑碲GeSbTe合金家族中，可使用广泛的合金组成物。例如，组成物可以是介电掺杂锗锑碲Ge2Sb2Te5、GeSb2Te4及GeSb4Te7。在一些实施例中，过渡金属例如是铬chromium，Cr、铁iron，Fe、镍nickel，Ni、铌niobium，Nb、钯palladium，Pd、铂platinum，Pt及其混合物或合金可结合于锗锑碲GeSbTe或镓锑碲GaSbTe，以形成具有可编程电阻特性的相变合金。可使用的存储器材料的特定范例揭露于Ovshinsky的美国专利第5687112号的第11至13栏中，范例并入本文作参照。存储器元件可包括其他具有添加物以改变导电性、相变温度transitiontemperature、熔化温度meltingtemperature及其他特性的硫属化物及相变材料层。代表性的添加物可包括氮nitrogen，N、硅silicon，Si、氧oxygen，O、二氧化硅silicondioxide，SiOx、氮化硅siliconnitride，SiN、铜copper，Cu、银silver，Ag、金gold，Au、铝aluminum，Al、氧化铝aluminumoxide，Al2O3、钽tantalum，Ta、氧化钽tantalumoxide，TaOx、氮化钽tantalumnitride，TaN、钛titanium，Ti及氧化钛titaniumoxide，TiOx。在一些实施例中，可实行其他电阻式存储器结构，例如是金属氧化物电阻式存储器、磁电阻式存储器及导电电桥电阻式存储器。第一存取线位线及第二存取线字线可包括多种金属、类金属材料及掺杂的半导体、或其组合。第一及第二存取线的实施例可使用一或多层的例如是钨tungsten，W、铝aluminum，Al、铜copper，Cu、氮化钛titaniumnitride，TiN、氮化钽tantalumnitride，TaN、氮化钨tungstennitride，WN、掺杂的多晶硅dopedpolysilicon、硅化钴cobaltsilicide，CoSi、硅化钨Tungstensilicide，WSi、氮化钛钨氮化钛TiNWTiN及其他材料的材料层所实现。例如，第一存取线及第二存取线的厚度范围可由10至100纳米。在其他实施例中，第一存取线及第二存取线可非常薄，或更加薄。选用于第二存取线的材料较佳是选用于可兼容于存储器元件122的材料。类似地，选用于第一存取线的材料较佳是选用兼容于第二势垒层125的材料。在另一实施例中，相较于存储器元件的表面而言具有较小的接触表面的底电极未绘示系介于存储器元件122与开关元件121之间，或介于存储器元件122与第二存取线字线101之间。因此，可在存储器元件中的接触达成增加的电流密度。此类底电极可包括氮化钛titaniumnitride，TiN、氮化钽tantalumnitride，TaN、钛硅氮化物titaniumsiliconnitride，TiSiN、钛铝氮化物titaniumaluminumnitride，TiAlN、钽铝氮化物tantalumaluminumnitride，TaAlN及氮化钨tungstennitride。有时候，接触于相变材料的主动区域的底电极被称作为“加热器”，其反应了电极可具有相对较高电阻的实施例，并且有助于相变材料的主动区域中的焦耳加热。图4绘示被配置为可以如本文所述的电路中使用的二极管的结构的示意图。所示结构可以二极管连接的NMOS晶体管为特征。二极管具有阳极450和阴极451。晶体管的漏极452和栅极453连接在一起以用作阳极450。晶体管本体454及源极455连接在一起以用作阴极451。源极455、漏极452、本体454中的通道与门极453的尺寸，与门极介电质的厚度可配置为合适于特定实施例及结构的其他特征。所使用的二极管可包括连接二极管的PMOS晶体管、包括形成于基板上的n型井中的高掺杂p型接触的P+Nwell二极管、包括形成在p型基板中的高掺杂n型接触的PsubN+二极管、及其他二极管结构。图5绘示根据本揭露一实施例的连接于与内埋于集成电路的三维存储器阵列中的一阶层中电流连通于第一存取线411、412、413的二极管D1、D2、D3及形成电压接垫405的配置的示意图。在附图中，多个存储单元例如是M1至M9是配置于且电流连通于多个第一存取线例如是411、412、413与第二存取线例如是421、422、423之间。各个存储单元包括开关元件及存储器元件。多个第一存取线是通过选择器S1、S2、S3耦接于第一存取线译码器401，且多个第二存取线是耦接于第二存取线译码器402。各个二极管D1、D2、D3具有第一终端及第二终端，各个第一终端连接于各自的第一存取线。形成电压接垫405通过形成电压轨连接于二极管例如是D1至D3的第二终端。在此实施例中，二极管的第一终端是阴极，且第二终端是阳极。在形成操作期间，可施加例如是形成电压的一半的电压于选择器D1、D2、D3的栅极。在一实施例中，形成电压可以是5伏特Volt，且施加相当低于选择器的击穿电压的2.5伏特的偏压于选择器D1、D2、D3的栅极。这使得栅极对于存取线的电压低于晶体管的VGS击穿限值VGSbreakdownthreshold。同时，第二存取线421、422、423通过第二存取线译码器402耦接于接地Vss。存储单元两端的电阻性电压降，第二存取线译码器402上的电压将低于形成电压。因此，形成电流从接垫405通过二极管D1、D2、D3流至第一存取线411至412、流至存储器M1至M9以及流至第二存取线421至423至接地，而没有流经开关装置，并且不会对任何开关装置造成击穿电压应力。在写入及读取操作的期间，形成电压接垫405接收一参考电压例如是接地Vss，使得二极管D1、D2、D3被施以逆向偏压。图6绘示根据本揭露又一实施例的三维存储器阵列中的一阶层中的二极管D4、D5、D6及形成电压接垫的配置的示意图。图6的配置与图5的不同之处在于二极管D4、D5、D6为反向连接。在此实施例中，二极管的第一终端是阳极，第二终端是阴极。在形成操作期间，将负的形成电压Vf供应于形成电压接垫405。虽然二极管D4、D5、D6被反向连接，由于形成电压相较于通过第二存取线411、422、423施加电压可通过第二存取线译码器402设定为参考电压Vss而言具有较低的位能，二极管D4、D5、D6维持被施加正向偏压。在写入及读取操作期间，形成电压接垫405接收由接垫电源供应电路输出的参考电压例如是Vdd，使得二极管D1、D2、D3被施加逆向偏压。图7绘示根据一实施例的多个存储器阵列存储器组之间的连结的示意图。存储器阵列中的多个存储单元是分成多个存储器组bank。多个存储器组包括其本身的第一存取线译码器例如是401-1、402-2、401-3、401-4及第二存取线译码器例如是402-1、402-2、402-3、402-4。在所绘示的配置中，各个二极管连接于各自的第一存取线，且一起连接至形成电压接垫405。形成电压Vf供应至形成电压接垫405，以使二极管例如是D01至D12在形成操作中具正向偏压，且参考电压Vss被供应至形成电压接垫405，以使二极管例如是D01至D12在写入及读取操作中具逆向偏压。图8绘示根据另一实施例的多个存储器阵列群之间连结的示意图。相较于图7，图8不同之处在于各个存储器组具有个别的形成电压接垫例如405-1、405-2、405-3、405-4及个别的形成电压轨。形成电压接垫可具有通过Vf轨耦接于外部电源的个别的接垫电源供应电路。在一些实施例中，形成电压接垫可共享一共同接垫电源供应电路。图9绘示包括多个存储单元存储器组在此实施例中为存储器组B0、B1及B2的存储单元阵列的简化示意图。例如，图9所示的存储器阵列可以是图1所示的集成电路的一部分。存储器组可配置于位在三维存储器阵列的不同阶层上，或分布在适合于特定实施方式的不同配置中。在此实施例中，各个存储器组包括皆与在存储器组中的存储单元电流连通的多个字线及多个位线。在此简化的示意图中，各个存储器组包括N个存取线的一组存取线，配置为位线与字线之其一。在此实施例中，N等于3。当然，N可以是任何实际的数字。在附图中，存储器组B0包括位线BL0-0、BL0-1与BL0-2、及字线WL0-0、WL0-1与WL0-2。存储器组B1包括位线BL1-0、BL1-1与BL1-2，及字线WL1-0、WL1-1及WL1-2。存储器组B2包括位线BL2-0、BL2-1与BL2-2、及字线WL2-0、WL2-1及WL2-2。在各个存储器组中，位线连接于读取及写入电路910-0、910-1、及910-2。在各个存储器组中，字线连接于字线驱动器912-0、912-1、及912-2。各个存储器组中的行选择开关Columnselectswitch900、901与902配置为将选择的位线连接至读取及写入电路910-0、910-1与910-2。如图所示，具有多组二极管。多组中的各组二极管耦接于多个存储器组中的一对应存储器组。一组二极管D0-0、D0-1与D0-2耦接至存储器组B0。一组二极管D1-0、D1-1与D1-2耦接至存储器组B1。一组二极管D2-0、D2-1与D2-2耦接至存储器组B2。各组二极管具有N个二极管N个成员，在本实施例中具有3个二极管。各组二极管之中的二极管是以电流连通的方式连接于对应存储器组中的N个存取线的对应的存取线。因此，对于存储器组B0，二极管D0-0是以电流连通的方式连接于对应的位线BL0-0，二极管D0-1是以电流连通的方式连接于对应的位线BL0-1，二极管D0-2是以电流连通的方式连接于对应的位线BL0-2。在此实施例中，具有N个形成电压轨的一组形成电压轨，在此实施例中包括形成电压轨FR-0、FR-1及FR-2。如图所示，各组二极管的N个二极管是以电性连通的方式连接于此组形成电压轨的N个形成电压轨中对应的形成电压轨。因此，形成电压轨FR-0是以电性连通方式连接于且对应于在存储器组B0中耦接于位线BL0-0的二极管D0-0、在存储器组B1中耦接于位线BL1-0的二极管D1-0、在存储器组B2中耦接于位线BL2-0的二极管D2-0。形成电压轨FR-1是以电性连通方式连接于在存储器组B0中耦接于位线BL0-1的二极管D0-1、在存储器组B1中耦接于位线BL1-1的二极管D1-1、在存储器组B2中耦接于位线BL2-1的二极管D2-1。形成电压轨FR-2是以电性连通方式连接于在存储器组B0中耦接于位线BL0-2的二极管D0-2、在存储器组B1中耦接于位线BL1-2的二极管D1-2、在存储器组B2中耦接于位线BL2-2的二极管D2-2。在本实施例中，有单一的形成电压接垫405。形成电压接垫405耦接于包括具有N个开关的一组开关的选择电路，此组开关具有电性连通于形成电压接垫405的第一终端以及电性连通于此组形成电压轨中对应的形成电压轨的第二终端。因此，开关S0耦接于形成电压接垫405及形成电压轨FR-0之间。开关S1耦接于形成电压接垫405及形成电压轨FR-1之间。开关S2耦接于形成电压接垫405及形成电压轨FR-2之间。例如，通过集成电路上的控制电路或芯片外测试平台off-chiptestplatform所产生的控制信号CNTL，选择电路中的开关在响应于控制顺序controlsequence时造成电压接垫405与其对应的形成电压轨的电性连接及不连接。在一些实施例中，集成电路上的控制电路是配置为执行包括控制顺序的形成操作，包括提供控制信号CNTL。控制顺序可包括经由对应的N个存取线依序将各组形成电压轨中的各个形成电压轨连接于存储单元。例如，这能够实现依次将与字线驱动器及写入电路协调作用的形成电压施加到每个储存库中的一个存储单元的顺序。当然可实施其他的方案。在一实施例中，在形成操作期间，施加一高电压例如是5伏特至形成接垫405。将小于击穿电压的控制电压例如是2.5伏特施加至各个位线上的行选择开关900、901、902，藉此避免装置应力的产生。通过字线驱动器912-0、912-1、912-2测定，将接地电压施加至各个存储器组中所选取的字线。未选取的字线接收一中间电压例如是2.5伏特，以改善电流分布的均匀性。多个开关S0～S2作为用于位线上行的译码columndecoding的选择电路，藉此在各个存储器组中一次选择单一位线。因此，一次开启开关S0～S2的其中一者，而在控制顺序的各个步骤中关闭另外两者。当然，在其他实施例中，各个存储器组中一次可选取多个的存储单元。在存储器装置的正常操作期间，形成电压接垫是接地，且开关能够让接地电压导通至形成电压轨。在有益的实施例中，位线上的行译码电路中的行选择晶体管是使用可与包括小于形成电压的击穿电压的装置的外围电路具共同制造的特性的晶体管来实现。类似地，在有益的实施例中，选择电路中的开关S0至S2是使用可与包括小于形成电压的低击穿电压的装置的外围电路具共同制造的特性的晶体管来实现。图10A绘示如图1所示的集成电路耦接至用作形成脉冲以施加如上所述的形成脉冲的测试平台501的配置。此测试平台501可包括治具jig502或其他设计用以连接于集成电路存储器500上的接触接垫或其他接脚pin。例如，测试平台501中的电源供应可用以产生一形成电压Vf，直接使用封装形式的集成电路存储器500上的一探针或经由一接脚，施加电压于接线506上至集成电路存储器500上的形成电压接垫505。图10B绘示安装于操作装置600上的集成电路存储器500。例如，对于一般范例，操作装置600可以包括具有安装在其上的集成电路中的各种其他电路的印刷电路板。操作装置600可包括电源供应601，电源供应601分别将接线602及603上的电源供应电压Vdd及接地电压GND施加于集成电路存储器上的电源供应及接地接垫上。在此操作装置600中，在安装于操作装置上的状态下，参考电压例如是接地GND施加于接线604上以至形成电压接垫。本揭露提供一种于集成电路存储器上进行形成操作的方法。图11绘示此方法中步骤的简化流程图。所示流程图中的第一步骤为提供一集成电路存储器如图1所示700。将集成电路存储器安装于测试平台或其他形成脉冲系统上701。使用测试平台上电源供应以施加一形成电压Vf至集成电路上的形成电压接垫702。依照所需顺序通过存取线中的偏压执行形成操作，以将形成脉冲传送至阵列中的所有存储单元例如是逐个存储器组的顺序bank-by-banksequence703。在一些实施例中，在形成操作之后，测试平台可执行其他操作，且若在安装于测试平台上之前还没有完成集成电路封装的话可将其完成704。此后，将集成电路安装于操作装置上705。将形成电压接垫绑定于操作装置上至接地，或在正常操作期间需要维持集成电路存储器上的二极管为逆向偏压的参考电压706。流程图目的在于依序绘示步骤。在一些实施例中，某些步骤可能与所示的流程图的顺序有所不同。本文所述的技术是应用于存储单元基的集成电路存储器，包括可能需要一形成操作的串联于双向定限开关的相变存储器元件。由于此类装置上的形成操作需要高电压，除非要进行修正，否则可能无法使用标准的CMOS工艺。如本文所述，本揭露提供一种能够使形成操作的应用兼容于标准CMOS工艺技术。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

权利要求：1.一种集成电路，包括：一组接垫，配置用于连接于外部电路，该组接垫包括一形成电压接垫；一存储器阵列，包括多个存储单元，且多个存取线以电流连通的方式连接于该存储器阵列中的该多个存储单元；一形成电压轨，耦接于该形成电压接垫；以及一二极管，配置以电流连通于该形成电压轨及该多个存取线中的一存取线，在施加一形成电压至该形成电压接垫的期间，该二极管配置为被施以正向偏压，以在该多个存储单元中的多个存储单元中诱发一形成电流；在使用该存储器阵列进行多个存储器操作的期间，在施加一参考电压至该形成电压接垫的期间，该二极管配置为被施以逆向偏压。2.如权利要求1所述的集成电路，其中该多个存储单元包括存储单元的多个存储器组，各个存储器组包括具有N个存取线的一组存取线，该组存取线配置为位线与字线的其中之一；以及包括：一组形成电压轨，包括该形成电压轨，该组形成电压轨具有N个形成电压轨；多个二极管，包括该二极管；该多个二极管包括多组二极管，各该多组二极管具有N个二极管，该多组二极管中该些组二极管耦接于该多个存储器组中对应的存储器组；各该组二极管中的该N个二极管是以电流连通的方式连接于该组形成电压轨的该N个形成电压轨的对应的形成电压轨，且连接于对应的存储器组中该N个存取线对应的存取线；一组开关，具有N个开关，该组开关具有电流连通于该形成电压接垫的一第一终端以及电流连通于该组形成电压轨中的一形成电压轨的一第二终端，在响应于一控制顺序时，该些开关配置为使该形成电压接垫与所对应的形成电压轨之间为电性连接与电性不连接。3.如权利要求1所述的集成电路，包括：多个外围电路，耦接于该组接垫的一信号次群组中的多个接垫，并耦接于该多个存取线，该些外围电路包括配置以执行该多个存储器操作的一控制电路；一电源轨，耦接于该组接垫的一电源供应次群组中的至少一接垫，电源通过该电源轨分配至该存储单元阵列以及或是该些外围电路，以用于该多个存储器操作；以及一个或多个二极管的一组二极管，包括该二极管，该组二极管的各个二极管具有一第一终端及一第二终端，该一个或多个二极管的该第一终端或多个该第一终端系以电流连通的方式连接于该形成电压轨，且该一个或多个二极管的该第二终端及多个该第二终端系以电流连通的方式连接于该多个存取线中的多个存取线。4.如权利要求3所述的集成电路，其中该控制电路是配置为将通过该形成电压轨的电流经由该多个存取线施加至该些存储单元，以执行一形成操作，且配置为将通过该电源轨的电流是经由该多个存取线施加至该些存储单元，以执行多个该存储器操作。5.如权利要求3所述的集成电路，其中，在一形成操作中，当一形成电压施加至该形成电压接垫时，该控制电路是配置以施加正向偏压于该一个或多个二极管的该组二极管，在各该存储器操作中，当一参考电压施加至该形成电压接垫时，该控制电路是配置以施加逆向偏压于该一个或多个二极管的该组二极管。6.如权利要求3所述的集成电路，其中该存储器阵列包括多个第二存取线，该多个第二存取线是以电流连通方式耦接于该些存储单元，且在一形成操作中，该控制电路施加一偏压至该多个第二存取线，以使该一个或多个二极管的该组二极管为正向偏压。7.如权利要求3所述的集成电路，其中该一个或多个二极管的该组二极管包括连接于个别的该多个存取线的多个二极管。8.如权利要求3所述的集成电路，其中该些外围电路包括多个感测放大器，且该多个存取线包括耦接于该些感测放大器的位线。9.如权利要求3所述的集成电路，其中该存储器阵列包括多个第二存取线，该多个第二存取线是以电流连通方式耦接于该些存储单元，其中该些外围电路包括多个感测放大器，且该多个第二存取线包括耦接于该些感测放大器的位线。10.如权利要求1所述的集成电路，其中该存储器阵列中的多个存储单元包括多个相变存储单元。11.如权利要求10所述的集成电路，其中该些相变存储单元包括串联于双向定限开关元件的相变存储器元件。12.如权利要求1所述的集成电路，包括：一第二形成电压轨，耦接于该组接垫的一第二形成电压接垫；以及一个或多个二极管的一第二组二极管，该第二组二极管中的各个二极管具有一第一终端及一第二终端，该第二组二极管中的该一个或多个二极管的该第一终端或多个该第一终端是连接于该第二形成电压轨，该第二组二极管中的该一个或多个二极管的该第二终端或多个该第二终端是以电流连通方式连接于该多个存取线中的多个存取线。13.如权利要求3所述的集成电路，其中该些外围电路包括多个互补金属氧化物半导体晶体管，该些外围电路中所有的该些互补金属氧化物半导体晶体管具有一击穿电压，该击穿电压小于施加至该形成电压接垫的一形成电压Vf。14.一种集成电路，包括：一组接垫，配置为连接于外部电路；一存储器阵列，包括存储单元的多个存储器组，各该存储器组包括N个存取线的一组存取线，该N个存取线的该组存取线是配置为位线与字线的其中之一，且以电流连通方式连接于该存储器组中的多个存储单元；多个外围电路，耦接于该组接垫的一信号次群组中的多个接垫，并耦接于以该N个存取线为一组的多组存取线，该些外围电路包括配置以执行多个存储器操作的一控制电路；一电源轨，耦接于该组接垫的一电源供应次群组中至少一接垫，电源通过该电源轨分配至该存储器阵列与用于该多个存储器操作的该些外围电路；N个形成电压轨的一组形成电压轨；以及多组二极管，该多组二极管中各组二极管对应于该多个存储器组中一对应的存储器组，该多组二极管中各组二极管具有N个二极管，该各组二极管中该N个二极管是以电流连通的方式连接于该组形成电压轨的该N个形成电压轨的对应的形成电压轨，并以电流连通的方式连接于在对应的存储器组中的该N个存取线的多个对应的存取线；以及N个开关的一组开关，该组开关具有一第一终端及一第二终端，该第一终端是电流连通于该组接垫中一形成电压接垫，该第二终端是电流连通于该组形成电压轨中的一对应的形成电压轨，在响应于一控制顺序时，该些开关配置以使该形成电压接垫与所对应的形成电压轨之间为电性连接与电性不连接。15.如权利要求14所述的集成电路，其中该控制电路是配置以执行包括该控制顺序的一形成操作，且其中该控制顺序包括通过各该存储器组中该组存取线中的该N个存取线的该些对应的存取线，将该组形成电压轨中各该形成电压轨依序连接至该些存储单元。16.如权利要求14所述的集成电路，其中该些存储单元包括串联于双向定限开关元件的相变存储器元件。17.如权利要求14所述的集成电路，其中该些外围电路包括多个互补金属氧化物半导体晶体管，该些外围电路中所有的该些互补金属氧化物半导体晶体管具有一击穿电压，该击穿电压小于施加至该形成电压接垫的一形成电压Vf。18.一种集成电路的操作方法，包括：提供一集成电路，该集成电路具有包括多个存储单元的一存储器阵列，多个存取线以电流连通方式连接于该存储器阵列中存储单元，且一形成电压接垫是经由一二极管电流连通于该多个存取线中多个存取线；以及使用一外部电源施加一形成脉冲至该形成电压接垫，该形成脉冲具有一电压强度，以施加正向偏压于该二极管。19.如权利要求18所述的方法，其中该集成电路包括：一组接垫，配置用以连接至外部电路，该组接垫包括该形成电压接垫；多个外围电路，耦接至该组接垫的一信号次群组中的多个接垫，且耦接至该多个存取线，该些外围电路包括配置用以执行多个存储器操作的一控制电路；一电源轨，耦接于该组接垫的一电源供应次群组中的至少一接垫，电源通过该电源轨分配至该存储单元阵列及用于该些存储器操作的该些外围电路；一形成电压轨，可切换地耦接于该形成电压接垫；以及一或多个二极管的一组二极管，包括该二极管，该组二极管中的各该二极管具有一第一终端及一第二终端，该一或多个二极管的该第一终端或多个该第一终端是连接于该形成电压轨，且该一或多个二极管的该第二终端或多个该第二终端是以电流连通方式连接于该多个存取线的多个存取线。20.如权利要求18所述的方法，还包括在安装该集成电路作为一操作装置的组件之前，将该集成电路连接于包括一电源供应的一形成脉冲系统，并将该形成脉冲系统的该电源供应用作施加该形成脉冲至该形成电压接垫的一外部电源供应。21.如权利要求18所述的方法，还包括安装该集成电路作为一操作装置的组件，并将该形成脉冲接垫连接于一常数电压的参考源，藉此在操作该操作装置的其间施加逆向偏压于该二极管。

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