申请/专利权人：井芯微电子技术(天津)有限公司

申请日：2021-03-25

公开（公告）日：2021-07-16

公开（公告）号：CN113128162A

主分类号：G06F30/39(20200101)

分类号：G06F30/39(20200101)

优先权：

专利状态码：失效-发明专利申请公布后的视为撤回

法律状态：2022.04.05#发明专利申请公布后的视为撤回;2021.08.03#实质审查的生效;2021.07.16#公开

摘要：本公开提供了时钟路径信息生成方法、生成装置、电子设备及介质。通过预先设置的时钟路径信息生成工具，以解决针对不同大规模SoC芯片的时钟网络电路的快速开发问题。具体地，向时钟路径信息生成工具实现载体为脚本语言，例如Perl语言导入时钟网络信息，利用时钟路径信息生成工具自动化生成时钟路径代码信息例如Verilog硬件描述语言和时钟路径框图信息，从而快速实现高效无差错的SoC芯片时钟网络，可以极大缩减SoC芯片开发时间，提高设计效率。

主权项：1.一种时钟路径信息生成方法，包括：获取时钟需求信息，其中，所述时钟需求信息包括至少一个时钟单元以及对应的需求信息；将所述时钟需求信息输入至预先设置的时钟路径信息生成工具，生成与所述时钟需求信息对应的时钟路径信息，其中，所述时钟路径信息生成工具用于按照目标级联顺序将所述至少一个时钟单元互联。

全文数据：

权利要求：

百度查询： 井芯微电子技术(天津)有限公司 时钟路径信息生成方法、生成装置、电子设备及介质

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