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【发明授权】集成电路之间的通信_北欧半导体公司_201680024750.X 

申请/专利权人:北欧半导体公司

申请日:2016-04-28

公开(公告)日:2021-07-16

公开(公告)号:CN107533533B

主分类号:G06F13/42(20060101)

分类号:G06F13/42(20060101);H03K21/38(20060101)

优先权:["20150428 GB 1507201.0"]

专利状态码:有效-授权

法律状态:2021.07.16#授权;2018.05.22#实质审查的生效;2018.01.02#公开

摘要:串行半双工起动停止事件检测电路包括由串行数据输入计时的停止检测触发器18,其将串行时钟输入作为输入,并产生指示停止事件的停止信号输出10。由所述串行数据输入的反相副本计时的起动检测触发器20将所述串行时钟输入作为输入,并产生指示起动事件的起动信号输出12。由所述串行时钟输入的反相副本计时的第一缓冲触发器22将所述起动信号输出作为输入,并产生第一延迟起动信号输出。类似地,由所述串行时钟输入计时的第二缓冲触发器24将所述第一延迟起动信号输出作为输入,并产生第二延迟起动信号输出14。所述第二延迟起动信号输出复位所述停止检测触发器、所述起动检测触发器或所述第一缓冲触发器中的至少一个。

主权项:1.一种串行半双工起动停止事件检测电路,其包括:串行数据输入;串行时钟输入;由所述串行数据输入计时的停止检测触发器,其将所述串行时钟输入作为停止数据输入,并产生指示已经检测到停止事件的停止信号输出;由所述串行数据输入的反相副本计时的起动检测触发器,其将所述串行时钟输入作为起动数据输入,并产生指示已经检测到起动事件的起动信号输出;由所述串行时钟输入的反相副本计时的第一缓冲触发器,其将所述起动信号输出作为第一缓冲数据输入,并产生第一延迟起动信号输出;以及由所述串行时钟输入计时的第二缓冲触发器,其将所述第一延迟起动信号输出作为第二缓冲数据输入,并产生第二延迟起动信号输出,其中所述第二延迟起动信号输出被布置成复位所述起动检测触发器。

全文数据:集成电路之间的通信背景技术[0001]内置集成电路,通常称为IIC、I2C或I2C,是由飞利浦半导体现在的NXP半导体开发的受欢迎且完善的串行计算机总线,用于将低速集成电路连接在一起。此类集成电路可以存在于同一电路板上的单个电路内,或者可经由电缆连接。IIC的关键特征是其提供多主多从单端通信,保持电路设计相对简单。[0002]IIC提供串行半双工通信,即沿着总线每次在任一方向,但在任何给定的时间只在一个方向发送一个比特。nc总线仅需要两条双向线,即串行数据线(SDA和串行时钟线SCLADA和SCL均为开路漏极,并使用上拉电阻器被上拉至逻辑高参考电压通常为+3.3V或+5•0V。[0003]IIC总线允许节点(即在总线任一端的终端连接充当任一从设备或主设备。由于总线是多主和多从的,因此在任何给定时间可以有任何数量的主节点和从节点,并且这些角色在运行期间可以发生变化。[0004]为了从主设备向从设备发送消息(以下称为事务),主设备首先发送特定的“起动”比特序列。在已经发送所需数据之后,然后主设备发送特定的“停止”比特序列。重要的是,接收IIC从设备可以准确地检测这些起动停止比特序列。[0005]在IIC协议内,当串行数据线经历负向转变(即从逻辑高至逻辑低),而串行时钟线处于逻辑高时,发生起动比特序列。相反,当串行数据线经历正向转变(即从逻辑低至逻辑高),而串行时钟线处于逻辑高时,发生停止比特序列。[0006]常规的11C总线实施方案利用采样机制以轮询SDA线和SCL线从而检测何时己经发送起动或停止比特序列,并因此确定事务的开始和结束。然而,为了准确地确定这些序列,SDA线和SCL线需要以相对较高的频率通常是数据速率的两倍进行采样。在此类高频率下对SDA和SCL采样需要高频率的采样时钟,这不期望地增大装置的功率要求。[0007]本领域已经有尝试,在US6,530,029中描述其示例,通过消除对单独采样时钟的需要,将可确定何时已经接收起动或停止比特序列的检测电路系统添加到IIC装置以解决该问题。然而,此类检测电路包含“不安全构造”,诸如复位其自身输入的触发器,这可导致故障和错误的检测。此外,US6,530,029中提出的解决方案需要置位-复位SR触发器,由于涉及具有置位和复位输入两者的复杂性,其在实施期间可导致问题。发明内容[0008]当从第一方面观察时,本发明提供一种串行半双工起动停止事件检测电路,其包括:[0009]串行数据输入;[0010]串行时钟输入;[0011]由串行数据输入计时的停止检测触发器,其将串行时钟输入作为停止数据输入,并产生指示已经检测到停止事件的停止信号输出;[0012]由串行数据输入的反相副本计时的起动检测触发器,其将串行时钟输入作为起动数据输入,并产生指示已经检测到起动事件的起动信号输出;[0013]由串行时钟输入的反相副本计时的第一缓冲触发器,其将起动信号输出作为第一缓冲数据输入,并产生第一延迟起动信号输出;以及[0014]由串行时钟输入计时的第二缓冲触发器,其将第一延迟起动信号输出作为第二缓冲数据输入,并产生第二延迟起动信号输出,其中[0015]第二延迟起动信号输出被布置成复位所述停止检测触发器、起动检测触发器或第一缓冲触发器中的至少一个。[0016]申请人已经意识到解决方案,其与常规的串行半双工起动停止事件检测电路实施方案相比,不仅提供了相当可观的功率节省,而且仅使用确保不发生故障,并且在任一个时刻只有一个事件诸如起动或停止状况可存在的“安全结构”。[0017]因此,本领域技术人员将理解,本发明提供了用于检测起动和停止事件的不需要专用采样时钟的稳定方法和装置。起动和停止检测器触发器将串行时钟线作为其数据输入,并使用串行数据线进行计时。这确保只有当串行时钟处于逻辑高时,才检测起动或停止事件,并且串行数据线分别经历负向或正向转变。[0018]本领域技术人员还将理解,如果发生总线问题,则电路是自恢复的,最小化停机时间并防止总线被锁定。[0019]总线上的故障可导致问题,特别是在多主设备布置中,由此先前确定为已经从一个主设备发送的起动或停止事件可由于第二主设备引起的故障而无效。申请人己经意识到,通过确保在任何给定触发器和其复位的触发器之间存在至少一个额外的触发器,没有触发器复位其自己的数据源,并且串行半双工起动停止事件检测电路是稳定的,并在总线上的故障之后自恢复。[0020]在一些实施例组中,当串行时钟信号处于高且串行数据信号从逻辑高转变至逻辑低时,起动信号输出被设为逻辑高。在一些实施例组中,当串行时钟信号处于高且串行数据信号从逻辑低转变至逻辑高时,停止信号输出被设为逻辑高。[0021]在一些实施例组中,第一缓冲触发器和第二缓冲触发器被布置为移位寄存器。[0022]在一些串行半双工通信协议中,可能在没有中间停止事件的情况下发生多个起动事件。这被称为重复起动或重启事件。由于通常串行数据线不是确定性的(S卩,不可能提前知道何时发生下一个信号转变),所以无法知道何时将发生下一个转变,以导致起动检测器触发器的输入(即串行时钟线被传递到输出。申请人己经意识到,使用由串行时钟线计时的源复位起动检测器触发器以便能够检测重启事件是有利的。因此,在一些实施例组中,第二延迟起动信号输出复位起动检测触发器。[0023]另外或可选地,第一延迟起动信号输出复位停止检测触发器。在一些重叠实施例组中,停止信号输出复位第二缓冲触发器。[0024]因此,应当理解,在上述实施例中,每当检测到起动或停止比特序列时,内部信号可用于复位检测电路。另外或可选地,在一些实施例组中,异步复位信号输入复位串行半双工起动停止事件检测电路内的至少一个触发器。这种有利的布置提供了额外的复位机制,由此可以通过外触发器复位整个检测电路。在一些另外的实施例组中,将起动检测触发器的异步复位输入端连接到起动复位或门,其将异步复位信号输入和第二延迟起动信号输出作为输入。另外或可选地,在一些实施例组中,将停止检测触发器的异步复位输入端连接到停止复位或门,其将异步复位信号输入和第一延迟起动信号输出作为输入。另外或可选地,在一些实施例组中,将第二缓冲触发器的异步复位输入端连接到第二缓冲复位或门,其将异步复位信号输入和停止信号输出作为输入。另外或可选地,在一些实施例组中,将异步复位信号输入端直接连接到第一缓冲触发器的异步复位输入端。[0025]在一些实施例组中,串行半双工起动停止事件检测电路在IIC装置中实施。在此类实施例中,上述起动和停止信号分别对应于如在IIC协议内定义的起动和停止信号。本领域技术人员将理解,由于与lie的广泛相似性,本发明也可应用于系统管理总线(SMBus协议。[0026]串行半双工起动停止事件检测电路可以作为自包含模块存在,其提供用于实施串行半双工通信装置诸如IIC从装置的必要的起动和停止信号输出。然而,在一些实施例组中,串行半双工起动停止事件检测电路产生异步复位信号输出。这额外的输出允许检测电路触发串行半双工通信装置的其余部分内的外部电路系统的复位。在一些实施例组中,当停止信号输出和或异步复位信号输入处于逻辑高时,异步复位信号输出被设为逻辑高。另外或可选地,当起动信号输出处于逻辑高且第一延迟起动信号输出处于逻辑低时,异步复位信号输出被设为逻辑高。[0027]在一些实施例组中,串行半双工起动停止事件检测电路在电池供电装置内实施。附图说明[0028]现在将仅作为示例参考附图描述本发明的实施例,在附图中:[0029]图1示出了被布置成经由IIC进行通信的两个集成电路的方框图;[0030]图2示出了根据本发明的IIC起动停止检测电路的电路图;以及[0031]图3示出了图2所示的IIC起动停止检测电路典型的信号的时序图。具体实施方式[0032]图1示出了被布置成经由IIC进行通信的两个集成电路的方框图。11C主装置100和IIC从装置102被布置成使得其共享包括串行时钟线4和串行数据线6的双线接口。可经由串行数据线6在任一方向发送数据,但一次只能在一个方向,即它提供主装置1〇〇和从装置102之间的串行半双工通信。[0033]图2示出了根据本发明的串行半双工起动停止事件检测电路的电路图,在本文实施为在图1所示的IIC从装置102内的IIC起动停止检测电路2。根据IIC协议,检测电路2具有串行时钟线4和串行数据线6。检测电路2包括四个触发器:停止检测触发器18、起动检测触发器20、第一缓冲触发器22和第二缓冲触发器24。[0034]停止检测触发器18被布置成使得其数据输入端18a连接到串行时钟线4,其时钟输入端18b连接到串行数据线6,并且其从其输出端18c提供停止信号输出10。[0035]起动检测触发器20被布置成使得其数据输入端20a连接到串行时钟线4,其时钟输入端20b经由反相器连接以产生串行数据线6的反相副本,并且其从其输出端2〇c提供起动信号输出12。[0036]第一缓冲触发器22被布置成使得其数据输入端22a连接到起动检测触发器2〇的输出端20c,其时钟输入端22b连接到反相器以产生串行时钟线4的反相副本,并且其从其输出端22c提供第一延迟起动信号输出START_D114。[0037]第二缓冲触发器24被布置成使得其数据输入端24a连接到第一缓冲触发器22的输出端24c,其时钟输入端24b连接到串行时钟线4,并且其从其输出端24c提供第二延迟起动信号输出START_D217。[0038]异步复位信号输入8也被提供给IIC起动停止检测电路2,并且可以用于复位四个触发器18、20、22、24中的每个触发器,如下所述。[0039]停止检测触发器18的异步复位输入端18d连接到将异步复位信号输入8和START_D114作为输入的或门26,由此使得在第一延迟起动信号输出14和或异步复位信号输入8被设为逻辑高的任何时间复位停止检测触发器18。[0040]起动检测触发器20的异步复位输入端20d连接到将异步复位信号输入8和START_D217作为输入的或门34,由此使得在第二延迟起动信号输出和或异步复位信号输入被设为逻辑高的任何时间复位起动检测触发器20。[0041]第一缓冲触发器2的异步复位输入端22d直接连接到异步复位信号输入端8,由此使得在异步复位信号输入被设为逻辑高的任何时间复位第一缓冲触发器22。[0042]第二缓冲触发器24的异步复位输入端24d连接到将异步复位信号输入8和停止10作为输入的或门36,由此使得在停止信号输出和或异步复位信号输入被设为逻辑高的任何时间复位第二缓冲触发器24。[0043]第一延迟起动信号输出端14也连接到非门28,其在将START_D114作为输入传递到与门30之前将START_D114反相。与门30也采用起动信号输出12并产生作为输入被传递到或门32的输出。或门32还采用由或门36产生的信号(S卩,对异步复位信号输入8和停止信号输出10执行的逻辑或运算的结果)。这个或门32的输出是可被传递到外部电路系统以复位IIC装置的其它部分的异步复位信号输出16。[0044]图3示出了在运行中时的图2所示的IIC起动停止检测电路2的典型的信号的时序图。从上到下示出了异步复位输入信号ARST8、串行时钟线SCL4、串行数据线SDA6、异步复位输出信号ARST_SCL16、第一延迟起动输出信号START_D114、第二延迟起动输出信号START_D217、起动输出信号12和停止输出信号10。[0045]在初始时间50,异步复位输入信号ARST8被设为从逻辑高到逻辑低,允许IIC起动ST0检测电路2正常运行。由于异步复位输出信号ARST_SCL16取决于通过或门32、或门36的ARST8,所以当或门32、或门36的其它输入处于低时,此时ARST_SCL16经历负向转变。[0046]在随后的时间52,在IIC总线上发送起动信号,其作为负向转变在串行数据线SDA6上传输,同时串行时钟线SCL4处于逻辑高。SDA6的下降沿被看作是起动检测触发器20的时钟输入上的上升沿由于反相器),引起来自SCL4的数据输入端20a上的逻辑高被传递到输出端20c,其转而是起动输出信号12。因此电路己经检测起动事件,其由从属装置102的其余部分用来指示应开始接收IIC总线上的数据。由于此时START_D1处于逻辑低,因此与门30产生逻辑高输出,其转而经由或门32驱动ARST_SCL16为高。[0047]此后不久,在时间54,串行时钟线SCL4经历负向转变。由于反相,这被当作第一缓冲触发器22的时钟输入22b上的上升沿。这引起第一缓冲触发器22将起动输出信号12上的逻辑高从其数据输入端22a传递至其输出端22c作为START_D114。由于START_D114现在处于逻辑高,反相器2S产生逻辑低,其引起与门30的输出降至逻辑低。由于此时没有将或门32的其它输入设为逻辑高,ARST_SCL16也降至逻辑低。由于停止输出信号10已经处于逻辑低,来自或门26的所得逻辑高输出不会引起改变。[0048]在随后的时间56,出现串行时钟线SCL4的下一个上升沿,并且由于其充当第二缓冲触发器24的时钟输入端24b,第二缓冲触发器24将START_D114上的逻辑高从其数据输入端24a传递到其输出端24c作为START_D217。同样地或门34产生逻辑高输出(由于其取决于START_D2I7。当将或门34的输出端连接到复位输入端20d时,复位起动检测触发器20,并且起动输出信号12降至逻辑低。[0049]在时间58,串行时钟线SCL4降回至逻辑低,产生下降沿,被第一缓冲触发器22视为上升沿。然后第一缓冲触发器22将逻辑低(由于此时起动12处于逻辑低从其输入端22a传递到其输出端22c,引起START_D114经历负向转变。[0050]随后在时间60,串行时钟线SCL4升至逻辑高,产生为第二缓冲触发器24计时的上升沿。然后,第一缓冲触发器24将逻辑低(当此时START_D1处于逻辑低时)从其输入端24a传递到其输出端24c,引起START_D217发生负向转变。[0051]在经由lie总线已经发送相关数据之后,在时间62,串行数据线SDA6发生正向转变,同时串行时钟线SCL4保持处于逻辑高,表示停止事件。停止检测触发器18将逻辑高来自SCL4从其数据输入端18a传递到其输出端18c,引起停止输出信号10经历正向转变。同样地,由于由或门36和或门32形成的组合逻辑,异步输出信号ARST_SCL16也经历正向转变。[0052]此后不久,在时间64,串行数据线SDA6经历负向转变,同时串行时钟线SCL4保持处于逻辑高。这表示在下一个事务之前传输的起动信号。如前所述,起动检测触发器20将逻辑高从其数据输入端20a传递到其输出端20c,将起动输出信号12驱动到逻辑高。[0053]片刻后在时间66,在串行时钟线SCL4的下一个下降沿,START_D114跟随并且也经历正向转变。START_D114上的逻辑高将或门26的输出驱动到逻辑高,其复位停止检测触发器18,这引起停止输出信号10变为逻辑低。[0054]因此,将看出,已经描述了仅包含安全构造的串行半双工起动停止事件检测电路,其通过使用缓冲触发器确保没有触发器复位其自己的数据源而实现。虽然已经详细描述了特定实施例,但是在本发明的范围内可以进行许多变化和修改。

权利要求:I•一种串行半双工起动停止事件检测电路,其包括:串行数据输入;串行时钟输入;由所述串行数据输入计时的停止检测触发器,其将所述串行时钟输入作为停止数据输入,并产生指示已经检测到停止事件的停止信号输出;由所述串行数据输入的反相副本计时的起动检测触发器,其将所述串行时钟输入作为起动数据输入,并产生指示已经检测到起动事件的起动信号输出;由所述串行时钟输入的反相副本计时的第一缓冲触发器,其将所述起动信号输出作为第一缓冲数据输入,并产生第一延迟起动信号输出;以及由所述串行时钟输入计时的第二缓冲触发器,其将所述第一延迟起动信号输出作为第二缓冲数据输入,并产生第二延迟起动信号输出,其中所述第二延迟起动信号输出被布置成复位所述停止检测触发器、所述起动检测触发器或所述第一缓冲触发器中的至少一个。2.根据权利要求1所述的串行半双工起动停止事件检测电路,其中当所述串行时钟信号处于高且所述串行数据信号从逻辑高转变至逻辑低时,所述起动信号输出被设为逻辑尚。3.根据权利要求1或权利要求2所述的串行半双工起动停止事件检测电路,其中当所述串行时钟信号处于高且所述串行数据信号从逻辑低转变至逻辑高时,所述停止信号输出被设为逻辑高。4.根据任一项前述权利要求所述的串行半双工起动停止事件检测电路,其中所述第一缓冲触发器和所述第二缓冲触发器被布置为移位寄存器。'5.根据任一项前述权利要求所述的串行半双工起动停止事件检测电路,其中所述第二延迟起动信号输出复位所述起动检测触发器。6.根据任一项前述权利要求所述的串行半双工起动停止事件检测电路,其中所述第一延迟起动信号输出复位所述停止检测触发器。7.根据任一项前述权利要求所述的串行半双工起动停止事件检测电路,其中所述停止信号输出复位所述第二缓冲触发器。8.根据任一项前述权利要求所述的串行半双工起动停止事件检测电路,其中异步复位信号输入复位所述触发器中的至少一个。9.根据任一项前述权利要求所述的串行半双工起动停止事件检测电路,其包括具有连接到所述起动检测触发器的异步复位输入端的输出端的起动复位或门,以及分别连接到所述异步复位信号输入端和所述第二延迟起动信号的两个输入端。10.根据任一项前述权利要求所述的串行半双工起动停止事件检测电路,其包括具有连接到所述停止检测触发器的异步复位输入端的停止复位或门,以及分别连接到所述异步复位信号输入端和所述第一延迟起动信号输出端的两个输入端。II•根据任一项前述权利要求所述的串行半双工起动停止事件检测电路,其包括连接到所述第二缓冲触发器的异步复位输入端的第二缓冲复位或门,以及分别连接到所述异步复位信号输入端和所述停止信号输出端的两个输入端。12.根据任一项前述权利要求所述的串行半双工起动停止事件检测电路,其中所述异步复位信号输入端直接连接到所述第一缓冲触发器的异步复位输入端。14.根据任一项前述权利要求所述的串行半双工起动停止事件检测电路,其中所述串行半双工起动停止事件检测电路产生异步复位信号输出。15.根据任一项前述权利要求所述的串行半双工起动停止事件检测电路,其中当所述停止信号输出和或所述异步复位信号输入处于逻辑高时,所述异步复位信号输出被设为逻辑高。16.根据任一项前述权利要求所述的串行半双工起动停止事件检测电路,其中当所述起动信号输出处于逻辑高且所述第一延迟起动信号输出处于逻辑低时,所述异步复位信号输出被设为逻辑高。17.根据任一项前述权利要求所述的串行半双工起动停止事件检测电路,其在内置集成电路装置中实施。18.根据权利要求1至权利要求16中任一项所述的串行半双工起动停止事件检测电路,其在系统管理总线装置中实施。19.根据任一项前述权利要求所述的串行半双工起动停止事件检测电路,其在电池供电装置内实施。

百度查询: 北欧半导体公司 集成电路之间的通信

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