申请/专利权人:千芯半导体科技(北京)有限公司
申请日:2021-05-21
公开(公告)日:2021-09-14
公开(公告)号:CN113032329B
主分类号:G06F15/78(20060101)
分类号:G06F15/78(20060101)
优先权:
专利状态码:有效-授权
法律状态:2021.09.14#授权;2021.07.13#实质审查的生效;2021.06.25#公开
摘要:本发明提供了一种基于可重构存算芯片的计算结构、硬件架构及计算方法,设置主可重构存算芯片和至少一个从可重构存算芯片,其中主可重构存算芯片上设置有至少一个第一高速串行收发器,各从可重构存算芯片上分别设置有第二高速串行收发器,主可重构存算芯片和各从可重构存算芯片之间通过第一高速串行收发器以及第二高速串行收发器连接,从而实现主可重构存算芯片和从可重构存算芯片间的数据交换与路由。本发明提高了主可重构存算芯片和从可重构存算芯片间的通信速率,而且器件引脚数较少,降低了板空间要求,从而便于印刷电路板PCB布线。
主权项:1.一种基于可重构存算芯片的计算结构,其特征在于,包括:主可重构存算芯片和至少一个从可重构存算芯片;所述主可重构存算芯片上设置有至少一个第一高速串行收发器,各所述从可重构存算芯片上分别设置有第二高速串行收发器;所述主可重构存算芯片和各所述从可重构存算芯片之间通过所述第一高速串行收发器以及所述第二高速串行收发器连接,所述第一高速串行收发器以及所述第二高速串行收发器用于实现所述主可重构存算芯片和所述从可重构存算芯片间的数据交换与路由;所述主可重构存算芯片上设置有至少一个第一节点,各所述从可重构存算芯片上分别设置有第二节点;其中,所述第一节点中包括:2个第一IP核和2个第二IP核,或2个第一IP核和1个第二IP核,所述第二IP核封装有第一高速串行收发器,所述第一IP核用于控制所述第二IP核调用所述第一高速串行收发器与所述第二高速串行收发器进行高速串行通信;所述第二节点中包括有:2个第三IP核和2个第四IP核,或2个第三IP核和1个第四IP核,所述第四IP核封装有第二高速串行收发器,所述第三IP核用于控制所述第四IP核调用所述第二高速串行收发器与所述第一高速串行收发器进行高速串行通信。
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