申请/专利权人：索尼公司

申请日：2013-05-30

公开（公告）日：2021-09-17

公开（公告）号：CN107482027B

主分类号：H01L27/146(20060101)

分类号：H01L27/146(20060101);H04N5/369(20110101);H04N5/3745(20110101);H04N5/378(20110101)

优先权：["20120706 JP 2012-152172","20121226 JP 2012-282198"]

专利状态码：有效-授权

法律状态：2021.09.17#授权;2018.01.09#实质审查的生效;2017.12.15#公开

摘要：本公开的固态成像设备包括：信号处理单元，包括AD转换器，该AD转换器对使用信号线从像素阵列的每个像素读出的模拟像素信号数字化，该信号处理单元以高于帧速率的第一速度传送数字化的像素数据；存储器单元，保存从该信号处理单元传送的像素数据；数据处理单元，以低于该第一速度的第二速度从该存储器单元读出像素数据；以及控制单元，当从该存储器单元读取像素数据时，该控制单元进行控制以停止与该信号线连接的电流源的操作以及该信号处理单元的至少该AD转换器的操作。

主权项：1.一种成像设备，包括：第一基板，所述第一基板包括：具有在第一方向和第二方向上布置的多个像素的像素阵列单元，以及多条信号线；在所述第一基板周围的多个通孔；第二基板，所述第二基板包括：信号处理单元，包括多个模数转换器，该多个模数转换器中的模数转换器通过所述多个通孔中对应的一个通孔、对从像素阵列单元的每个像素读取到信号线的模拟像素信号数字化，该信号处理单元以高于帧速率的第一速度传送数字化的像素数据；存储器单元，存储从该信号处理单元传送的像素数据；数据处理单元，以低于所述第一速度的第二速度从该存储器单元读取像素数据；以及控制单元，当从该存储器单元读取像素数据时，该控制单元控制以停止与该信号线连接的电流源的操作以及该信号处理单元的至少该模数转换器的操作。

全文数据：成像设备[0001]本申请是申请日为2013年5月30日、申请号为201380035054.5、发明名称为“固态成像设备、固态成像设备的驱动方法以及电子装置”的发明专利申请的分案申请。技术领域[0002]本公开涉及固态成像设备和固态成像设备的驱动方法以及电子装置。背景技术[0003]近年来，固态成像设备、特别是CMOS互补金属氧化物半导体）图像传感器通过利用低功耗和高速性能己经广泛安装在诸如移动电话、数码相机、单镜头反射像机、摄像放像机、监视摄像机等的电子装置中。此外，其中甚至诸如用于图像处理的块的功能电路块与像素阵列电路一起形成在芯片上的具有高性能和高图像质量的图像传感器近来也开始出现。[0004]传统上，作为从CMOS图像传感器中的像素阵列的每个像素读取信号的方法，存在一种技术，其中非易失性存储器提供在对从像素读取的模拟像素信号数字化的信号处理单元的后级中，由此实现使用非易失性存储器的高速读取例如参见专利文献1。[0005]引用列表[0006]专利文献[0007]专利文献1:JP2004-64410A发明内容[0008]本发明要解决的问题[0009]在上述的传统技术中，在将像素数据存储在非易失性存储器中之后，致使从非易失性存储器输出（读取像素数据的数据输出单元以比像素数据到非易失性存储器的传送速度更慢的低速而操作，由此实现低功耗。但是，在这样的传统技术中，因为仅通过数据输出单元的低速操作而实现低功耗，所以降低功耗的效果小。[0010]这样，本公开的一个目标是提供能够以低功耗实现以高速读出像素数据的固态成像设备以及固态成像设备的驱动方法，并且提供具有这样的固态成像设备的电子装置。[0011]问题的解决方案[0012]根据本公开的一个方面，用于实现上述目标的本公开的成像设备，包括：[0013]第一基板，所述第一基板包括：[0014]具有在第一方向和第二方向上布置的多个像素的像素阵列单元，以及[0015]多条信号线；[0016]沿所述像素阵列单元的第一侧布置的第一多个通孔；[0017]沿所述像素阵列单元的第二侧布置的第二多个通孔；[0018]沿所述像素阵列单元的第三侧布置的第三多个通孔，所述第一侧和所述第二侧在所述第一方向上延伸，所述第三侧在所述第二方向上延伸，所述第一方向横向于所述第二方向；以及[0019]第二基板，所还弟二盎攸包括：[0020]与所述第一多个通孔相邻布置的第一多个模数转换器，所述第一多个模数转换器中的第一模数转换器具有第一比较器、第一计数器和第一锁存电路，[0021]耦合到所述第一锁存电路的第一存储器，[0022]与所述第二多个通孔相邻布置的第二多个模数转换器，所述第二多个模数转换器中的第二模数转换器具有第二比较器、第二计数器和第二锁存电路，以及[0023]耦合到所述第二锁存电路的第二存储器，'[0024]其中所述第一比较器通过所述第一多个通孔中的第一通孔耦合到所述多个信号线中的第一信号线，并且所述第二比较器通过所述第二多个通孔中的第二通孔耦合到所述多个信号线的第二信号线。[0025]根据本公开的另一方面，用于实现上述目标的本公开的成像设备，包括：[0026]第一基板，所述第一基板包括：[0027]具有在第一方向和第二方向上布置的多个像素的像素阵列单元，以及[0028]多条信号线；[0029]沿所述像素阵列单元的第一侧布置的第一多个通孔；[0030]沿所述像素阵列单元的第二侧布置的第二多个通孔；[0031]沿所述像素阵列单元的第三侧布置的第三多个通孔，所述第一侧和所述第二侧在所述第一方向上延伸，所述第三侧在所述第二方向上延伸，所述第一方向横向于所述第二方向；[0032]第二基板，所述第二基板包括：[0033]与所述第一多个通孔相邻布置的第一多个模数转换器，所述第一多个模数转换器中的第一模数转换器具有第一比较器、第一计数器和第一锁存电路，[0034]耦合到所述第一锁存电路的存储器，以及[0035]与所述第二多个通孔相邻布置的第二多个模数转换器，所述第二多个模数转换器中的第二模数转换器具有第二比较器、第二计数器和第二锁存电路;以及[0036]沿所述像素阵列单元的第三侧布置的像素驱动电路，所述像素驱动电路与所述第三多个通孔相邻布置。[0037]根据本公开的另一方面，用于实现上述目标的本公开的成像设备，包括：[0038]第一基板，所述第一基板包括：[0039]具有在第一方向和第二方向上布置的多个像素的像素阵列单元，[0040]多条信号线，以及[0041]布置在像素阵列单元外部的多个焊盘，[0042]沿所述像素阵列单元的第一侧布置的第一多个通孔；[0043]沿所述像素阵列单元的第二侧布置的第二多个通孔；[0044]沿所述像素阵列单元的第三侧并且在所述多个焊盘与所述像素阵列单元之间布置的第三多个通孔，所述第一侧和所述第二侧在所述第一方向上延伸，所述第三侧在所述第二方向上延伸，所述第一方向横向于所述第二方向；以及[0045]第二基板，所述第二基板包括：[0046]与所述第一多个通孔相邻布置的第一多个模数转换器，所述第一多个模数转换器中的第一模数转换器具有第一比较器、第一计数器和第一锁存电路，[0047]与所述第二多个通孔相邻布置的第二多个模数转换器，所述第二多个模数转换器中的第二模数转换器具有第二比较器、第二计数器和第二锁存电路，[0048]布置在所述第一多个模数转换器与所述第二多个模数转换器之间的信号处理电路，并且所述信号处理电路耦合到所述第一锁存电路和所述第二锁存电路，以及[0049]沿所述像素阵列单元的第三侧布置的像素驱动电路，所述像素驱动电路与所述第三多个通孔相邻布置。[0050]根据本公开的又一方面，用于实现上述目标的本公开的成像设备，包括：[0051]第一基板，所述第一基板包括：[0052]具有在第一方向和第二方向上布置的多个像素的像素阵列单元，[0053]多条信号线，[0054]布置在像素阵列单元外部的多个焊盘，[0055]沿所述像素阵列单元的第一侧布置的第一多个通孔；[0056]沿所述像素阵列单元的第二侧布置的第二多个通孔；[0057]沿所述像素阵列单元的第三侧并且在所述多个焊盘与所述像素阵列单元之间布置的第三多个通孔，所述第一侧和所述第二侧在所述第一方向上延伸，所述第三侧在所述第二方向上延伸，所述第一方向横向于所述第二方向；以及[0058]第二基板，所述第二基板包括：[0059]与所述第一多个通孔相邻布置的第一多个模数转换器，所述第一多个模数转换器中的第一模数转换器具有第一比较器、第一计数器和第一锁存电路，所述第一模数转换器耦合到所述第一多个通孔中的第一通孔，[0060]与所述第二多个通孔相邻布置的第二多个模数转换器，所述第二多个模数转换器中的第二模数转换器具有第二比较器、第二计数器和第二锁存电路，所述第二模数转换器耦合到所述第二多个通孔中的第二通孔，[0061]布置在所述第一多个模数转换器与所述第二多个模数转换器之间的信号处理电路，并且所述信号处理电路耦合到所述第一锁存电路和所述第二锁存电路，以及[0062]沿所述像素阵列单元的第三侧布置的像素驱动电路，所述像素驱动电路耦合到所述第三多个通孔中的至少一个。[0063]本发明的效果[0064]根据本公开，通过使用存储器单元并且由于间歇驱动而进行关于该存储器单元的高速传送以及低速读出，能够以较低功耗实现像素数据的高速读出。附图说明[0065]图1是例示根据本公开的实施例的固态成像设备的示例性配置的示意性透视图。[0066]图2是例示在根据第一实施例的固态成像设备中的第一芯片侧上的电路以及第二芯片侧上的电路的具体配置的电路图。[0067]图3是例示根据第一实施例的固态成像设备中的信号处理单元的具体配置的示例的框图。[0068]图4是用于说明根据第一实施例的固态成像设备的电路操作的时序图。[0069]图5是例示用于在电流源的操作停止时中断切断信号线和电流源之间的电流路径的示例性电路配置的电路图。[0070]图6是用于说明将数据从数据锁存单元存储到存储器单元并且从存储器单元输出数据的操作的框图。[0071]图7是例示根据第一实施例的固态成像设备中的信号处理单元的具体配置的另一示例的框图。[0072]图8是例示在采用其中提供每个具有AD转换器和与其相关联的电路的两个系统的配置的情况下的分层芯片的示例性布局的布局图。[0073]图9是例不在米用其中提供每个具有AD转换器和与其相关联的电路的四个系统的配置的情况下的分层芯片的示例性布局1的布局图。[0074]图10是例不在米用其中提供每个具有AD转换器和与其相关联的电路的四个系统的配置的情况下的分层芯片的示例性布局2的布局图。[0075]图11是例示在根据第二实施例的固态成像设备中的第一芯片侧上的电路的具体配置的电路图。[0076]图12是例不在根据第二实施例的固态成像设备中的第二芯片侧上的电路的具体配置的电路图。[0077]图13是用于说明根据第二实施例的固态成像设备的电路操作的时序图。[0078]图14是例示根据第二实施例的固态成像设备中的分层芯片的示例性布局的布局图。[0079]图15是例示根据第三实施例的固态成像设备中的第一芯片侧上的电路的具体配置的电路图。[0080]图16是例示在根据第三实施例的固态成像设备中的第二芯片侧上的电路的具体配置的电路图。[0081]图17是例示根据第三实施例的固态成像设备中的分层的芯片的示例性布局的布局图。[0082]图18是例示根据第三实施例的固态成像设备中的分层芯片的另一示例性布局的布局图。[0083]图I9是例示作为本公开的电子装置的示例的成像设备的示例性配置的框图。具体实施方式[0084]下文中，将使用附图详细描述用于实施本公开的模式下文中称为“实施例”）。本公开不限于这些实施例，并且为了例示的目的使用实施例的各种数值。在以下描述中，相同的要素或者具有相同功能的要素由相同的参考标记表示，并且省略重复描述。应该注意，将按以下顺序给出描述。[0085]1.本公开的固态成像设备、固态成像设备的驱动方法以及电子装置的总描述[0086]2•根据第一实施例的固态成像设备列并行AD转换方法的示例）[0087]2-1.系统配置[0088]2-2.电路配置t〇〇89]2-3.电路操作[0090]2-4•分层芯片的布局[0091]2_5.第一实施例的动作和有益效果[0092]3.根据第二实施例的固态成像设备像素并行AD转换方法的示例）[0093]3-1.系统配置[0094]3-2•电路配置[0095]3-3.电路操作[0096]3-4•分层芯片的布局[0097]3-5•第二实施例的动作和有益效果[0098]4•根据第三实施例的固态成像设备像素并行AD转换方法的另一示例）[0099]4-1•系统配置[0100]4-2.电路配置[0101]4-3•电路操作[0102]4-4•分层芯片的布局[0103]4-5•第三实施例的动作和有益效果[0104]5.其他示例性配置[0105]6.电子装置诚像设备的示例）[0106]7.本公开的配置[0107]1•本公开的固态成像设备、固态成像设备的驱动方法以及电子装置的总描述〉[0108]本公开的固态成像设备配置为除了像素阵列单元之外还包括信号处理单元、存储器单元、数据处理单元和控制单元。形成像素阵列单元使得包括光电转换元件的单位像素下文中可以简称为“像素”）以矩阵二维布置。这意味着本公开的固态成像设备是能够以一个像素为单位、以多个像素为单位或者以一行或多行线为单位读取像素信号的X-Y地址型固态成像设备。作为典型的X-Y地址型固态成像设备，可以以CMOS图像传感器作为例子。[0109]在像素阵列单元中，关于矩阵中的像素阵列，基于每像素行连线控制线（行控制线），并且基于每像素列连线信号线列信号线垂直信号线）。每个信号线可以配置为与电流源连接。关于信号线，从像素阵列单元的每个像素读取信号模拟像素信号）。读出可以配置为在卷帘快门（rollingshutter下进行，其中基于每像素或者每条线行进行曝光。在卷帘快门下的读出可以称为卷动读出。[0110]信号处理单元包括AD模拟-数字转换器，其将从像素阵列单元的每个像素读取到信号线的模拟像素信号数字化，并且该信号处理单元可以配置为将经历了AD转换的图像数据以高于帧速率每秒可以成像的图像的数量的速度第一速度传送到存储器单元。以此方式，通过以比帧速率更高的第一速度将像素数据传送到存储器单元高速传送），能够实现比帧速率更快的高速读出。[0111]不特别限制存储器单元。存储器单元可以是非易失性存储器或者易失性存储器。数据处理单元可以配置为以比第一速度即信号处理单元的传送速度更慢的速度第二速度从存储器单元读取像素数据。以此方式，通过以比第一速度更低的速度进行像素数据的读出低速读出），能够通过降低的操作速度而实现低功耗。[0112]此外，能够实现进行间歇驱动的配置，其中当在控制单元的控制下从存储器单元读取像素数据时，在与相应信号线连接的电流源的操作以及信号处理单元的至少AD转换器的作停止时读取像素数据。以此方式，通过进行其中当从存储器单元读取像素数据时电流源的操作和AD转换器的操作停止的间歇驱动，因为能够将功耗降低在停止的时段期间将由电流源和AD转换器消耗的量，所以可以实现低得多的功耗。[0113]通过上述配置，能够实现能够以较低功耗进行像素数据的高速读出的固态成像设备，g卩，本公开的固态成像设备可以用作诸如具有成像功能的诸如移动电话、数码相机、单镜头反射相机、摄像放像机、监视相机等的移动终端的电子装置中的成像单元图像捕捉单元。[0114]在包括上述优选配置的本公开的固态成像设备及其驱动方法以及电子装置中，在从存储器单元读取像素数据时停止电流源的操作和adr换器的操作的情况下，能够采取基于垂直同步信号将它们停止的模式。“基于垂直同步信号停止”也意味着“与垂直同步信号同步地停止”。[0115]此外，在包括上述优选配置的本公开的固态成像设备及其驱动方法以及电子装置中，信号处理单元、存储器单元、数据处理单元和控制单元可以形成在除了在其上形成像素阵列单元的芯片之外的至少一个芯片上，并且可以采取在其上形成像素阵列单元的芯片以及另外的该至少一个芯片被分层的结构所谓的分层结构）。在该情况下，控制单元可以配置为彼此同步地控制在其上形成像素阵列单元的芯片侧上的电路以及另外的该至少一个芯片侧上的电路。[0116]在包括上述优选配置的本公开的固态成像设备及其驱动方法以及电子装置中，信号处理单元可以配置为以像素列为单位并行地对通过每个像素行从像素阵列单元的相应像素读取的模拟像素信号进行信号处理。[0117]此外，信号处理单元可以配置为包括数据锁存单元和并行-串行转换单元，并且进行由AD转换器数字化的像素数据向存储器单元的的流水线传送。在该情况下，优选由ADR换器在一个水平时段内进行数字化处理，并且在下一水平时段内将数字化的像素数据传送到数据锁存单元。在本文中，数据锁存单元锁存由AD转换器数字化的像素数据。此外，并行-串行转换单元将从数据锁存单元输出的像素数据从并行数据转换为串行数据。[0118]可替换地，信号处理单元可以配置为包括数据锁存单元、数据压缩单元以及并行-串行转换单元，并且进行由AD转换器数字化的像素数据向存储器单元的流水线传送。在该情况下，优选由AD转换器在一个水平时段内进行数字化处理，并且在下一水平时段内将数字化的像素数据传送到数据锁存单元。在本文中，数据压缩单元压缩从数据锁存单元输出的像素数据。此外，并行-串行转换单元将从数据压缩单元输出的像素数据从并行数据转换为串行数据。[0119]此外，在包括上述优选配置的本公开的固态成像设备及其驱动方法以及电子装置中，信号处理单元可以配置为包括两个或更多AD转换器并且在两个或更多AD转换器中并行地进行数字化的信号处理。在该情况下，优选将两个或更多AD转换器分开地布置在像素阵列单元的信号线的延伸方向的两侧。[0120]此外，在包括上述优选配置的本公开的固态成像设备及其驱动方法以及电子装置中，与信号线连接的电流源、信号处理单元以及存储器单元可以配置为针对由预定数量的像素构成的每个单元而提供。在该情况下，关于由预定数量的像素构成的每个单元从像素阵列单元的相应像素读取的像素信号，信号处理单元可以处于在以这样的单位并行像素并行地进行信号处理、并且优选地对单位中的像素以预定顺序进行信号处理的模式中。[01211此外，在包括上述优选配置的本公开的固态成像设备及其驱动方法以及电子装置中，数据处理单元可以配置为包括指定列地址到存储器单元的解码器以及读取指定的地址的像素数据的感测放大器。在该情况下，能够通过感测放大器和解码器从存储器单元读取像素数据。[0122]此外，在包括上述优选配置的本公开的固态成像设备及其驱动方法以及电子装置中，数据处理单元可以配置为在曝光时段期间从存储器单元读取像素数据。[0123]此外，在包括上述优选配置的本公开的固态成像设备及其驱动方法以及电子装置中，控制单元可以配置为在基于垂直同步信号而停止与信号线连接的电流源时切断在信号线和电流源之间的电流路径。在这点上，优选将固定电势施加于信号线。[0124]2•根据第一实施例的固态成像设备〉[0125]图1是例示根据本公开的第一实施例的固态成像设备的示例性配置的示意性透视图。在本文中，作为根据第一实施例的固态成像设备，将描述CMOS图像传感器的情况作为例子。但是，本公开不限于应用于CMOS图像传感器。[0126][2-1•系统配置][0127]如图1所示，根据第一实施例的固态成像设备10A包括第一芯片半导体基板20和第二芯片30,具有使得用作上侧芯片的第一芯片20和用左下侧芯片的第二芯片30分层的结构所谓的分层结构）。[0128]该分层结构中，上侧的第一芯片20是在其上形成像素阵列单元像素单元21的像素芯片，该像素阵列单元21由包括在矩阵中二维地布置的光电转换元件的单位像素40配置。在第一芯片20的外围，提供用于建立与外部的电连接的焊盘2¾和焊盘222以及用于建立与第二芯片30的电连接的通孔23i和通孔232。[0129]尽管本实施例具有其中焊盘22i和焊盘222被提供在跨过像素阵列单元2丨的左右两侧上的配置，但是能够采用其中它们被提供在左右两侧之一上的配置。此外，尽管本实施例具有其中通孔23:和通孔232被提供在跨过像素阵列单元21的上下两侧上的配置，但是能够采用其中它们被提供在上下两侧之一上的配置。此外，还能够采用其中焊盘被提供在下侧的第二芯片30上并且打开第一芯片20用于接合到第二芯片30侧上的焊盘的配置，或者其中从第二芯片30通过TSV娃通孔安装基板的配置。[0130]应该注意，从像素阵列单元21的每个像素40获得的像素信号是模拟信号，并且将该模拟信号从第一芯片20经过通孔23dP232传送到第二芯片30。[0131]下侧上的第二芯片30是在其上除了用于驱动在第一芯片20上形成的像素阵列单元21的各个像素的驱动单元（未示出）之外还形成包括信号处理单元31、存储器单元32、数据处理单元33、控制单元34等的外围电路的电路芯片。[0132]信号处理单元31对从像素阵列单元21的每个像素40读取的模拟像素信号进行包括数字化AD转换的预定信号处理。存储器单元32存储由信号处理单元31对其进行预定信号处理的像素数据。数据处理单元33进行处理以按预定顺序读取在存储器单元32中存储的像素数据并将其输出到芯片的外部。[0133]控制单元34基于例如从芯片的外部提供的水平同步信号XHS、垂直同步信号XVS和诸如主时钟MCK的参考信号来控制上述的驱动单元以及诸如信号处理单元31、存储器单元32和数据处理单元33的外围电路的相应操作。在这点上，控制单元34彼此同步地控制第一芯片20侧上的电路像素阵列单元21和第二芯片20侧上的电路信号处理单元31、存储器单元32和数据处理单元33。[0134]如上所述，在由分层的第一芯片20和第二芯片30配置的固态成像设备10A中，因为第一芯片20仅需要可以在其上形成像素阵列单元21的大小面积），所以第一芯片20的大小面积）以及进一步的整个芯片的大小可以小。此外，因为能够分别将适合于创建像素40的工艺应用于第一芯片20以及将适合于创建电路的工艺应用于第二芯片30,所以还具有的优点是，在制造固态成像设备10A时可以优化工艺。[0135]此外，在从第一芯片2〇侧向第二芯片30侧传输模拟像素信号时，通过其中用于进行模拟和数字处理的电路形成在在相同的基板第二芯片30上的配置以及其中彼此同步地控制第一芯片20侧上的电路和第二芯片30侧上的电路的配置，能够实现高速处理。顺带地，在采用将像素信号作为数字数据在不同的芯片间传输的配置的情况下，由于寄生电容等的影响，引起时钟延迟，这阻止了高速处理。[0136][2-2•电路配置][0137]图2是例示根据第一实施例的固态成像设备10A中的第一芯片20侧上的电路和第二芯片30侧上的电路的具体配置的电路图。如上所述，使得第一芯片20侧上的电路和第二芯片30侧上的电路之间的电连接经过图1所示的通孔2土和232。[0138]第一芯片侧上的电路配S[0139]首先，将使用图2描述第一芯片20侧上的电路配置。在第一芯片20侧上，除了由以矩阵布置的单位像素2〇配置的像素阵列单元21之外，还提供行选择单元25,其基于从第二芯片30侧提供的地址信号以行为基础选择像素阵列单元21的相应像素40。应该注意，尽管本实施例采用其中在第一芯片20侧上提供行选择单元25的配置，但是也能够采用其中将其提供在第二芯片30侧上的配置。[0140]如图2所示，单位像素40包括例如光电二极管41作为光电转换元件。除了光电二极管41之外，单位像素40还包括例如四个晶体管，即传送晶体管传送栅极42、复位晶体管43、放大晶体管44和选择晶体管45。[0141]在此实施例中，例如使用N沟道晶体管作为四个晶体管42到45。但是，在本文所示的示例性的传送晶体管42、复位晶体管43、放大晶体管44和选择晶体管45的导电类型的组合仅仅是例子，并且不限于此组合。这意味着在需要时可以使用利用P-沟道的组合。[0142]有时通过行选择单元25适当地将作为用于驱动像素40的驱动信号的传送信号TRG、复位信号RST和选择信号SEL提供到单位像素40。这意味着分别将传送信号TRG施加到传送晶体管42的栅电极，将复位信号RST施加到复位晶体管43的栅电极，并且将选择信号SEL施加到选择晶体管45的栅电极。[0143]光电二极管41配置为使得阳极电极与低电势侧电源例如地连接，并且将接收的光入射光光电转换为具有与光量对应的电荷量的光电荷在此实施例中，光电子），并且累积该光电荷。光电二极管41的阴极电极经由传送晶体管42与放大晶体管44的栅电极连接。与放大晶体管44的栅电极电链接的节点46称为FD浮置扩散单元。_[0144]传送晶体管42连接在光电二极管41的阴极电极与ro单元46之间。通过行选择单元25向传送晶体管42的栅电极施加传送信号TRG，其中高电平例如VDD电平有效下文中称为“高有效”）。响应于传送信号TRG，传送晶体管42变为导通状态，并且将经历了光电二极管41的光电转换的光电荷传送到FD单元46。[0145]复位晶体管43配置为使得分别是漏电极与像素电源Vm连接并且源电极与FD单元46连接。通过行选择单元25向复位晶体管43的栅电极施加高有效复位信号RST。响应于复位信号RST，复位晶体管43变为导通状态，并且将FD单元46的电荷放电到像素电源VDD，由此对FD单元46复位。[0146]放大晶体管44配置为使得分别是栅电极与FD单元46连接并且漏电极与像素电源VDD连接。放大晶体管44输出在被复位晶体管43复位后的单元46的电势作为复位信号（复位电平Vreset。此外，放大晶体管44输出在信号电荷已经被传送晶体管42传送后单元46的电势作为光累积信号信号电平Vsig。[0147]选择晶体管45配置为使得分别为例如漏电极与放大晶体管44的源电极连接并且源电极与信号线26连接。通过行选择单元25向选择晶体管45的栅电极施加高有效选择信号SEL。响应于选择信号SEL，选择晶体管45变为导通状态，并且致使单位像素40处于被选状态并且将从放大晶体管44输出的信号读取到信号线26上。[0148]如从以上描述清楚，顺序地从单位像素40读取在复位之后FD单元46的电势作为复位电平Vreset，然后将在信号电荷的传送后单元46的电势读取到信号线26作为信号电平Vsig。应该注意，信号电平Vsig包括复位电平Vreset的分量。[0149]应该注意，尽管本实施例具有选择晶体管45连接在放大晶体管44的源电极与信号线26之间的电路配置，但是还能够采用其中选择晶体管45连接在像素电源VDD与放大晶体管44的漏电极之间的电路配置。[0150]此外，单位像素40不限于具有由上述的四个晶体管形成的像素配置。例如，可以使用由三个晶体管形成的、其中放大晶体管44具有选择晶体管45的功能的像素配置以及其中在ro单元46之后的晶体管由光电转换元件（由像素共享的像素配置。像素电路的任意配置是可接受的。[0151]第二芯片侧上的电路配置）[0152]接下来，将使用图2描述在第二芯片30侧上的电路配置。在第二芯片30侧上，除了上述的信号处理单元31、存储器单元32、数据处理单元33和控制单元34以及电流源35之外，还提供解码器36、行解码器37、接口（IF单元38等。[0153]电流源35与相应的信号线26连接，其中基于像素列从像素阵列单元21的相应像素40读取信号。电流源35具有所谓的负载MOS电路的配置，该负载M0S电路由M0S晶体管形成，在该M0S晶体管中栅极电势被偏压到恒定电势以便向信号线供应恒定电流。由负载M0S电路形成的电流源35向所选行中的单位像素40的放大晶体管44供应恒定电流，由此将放大晶体管44操作为源极跟随器。[0154]解码器36配置为使得当其在控制单元34的控制下基于行选择像素阵列单元21的相应像素40时，解码器36为行选择单元25提供指定所选行的地址的地址信号。行解码器37在其在控制单元34的控制下将像素数据写入存储器单元32中或者从存储器单元32读取像素数据时指定行地址。[0155]信号处理单元31配置为至少包括AD转换器51，AD转换器51将通过信号线26从像素阵列单元21的每个像素40读取的模拟信号数字化进行AD转换），并且基于像素列并行地对该模拟像素信号进行信号处理列并行AD。[0156]信号处理单元31还包括参考电压产生单元52,其产生要在AD转换器51的AD转换中使用的参考电压。参考电压产生单元52产生所谓的斜坡波形倾斜波形）的参考电压，其中电压值随着时间流逝逐步变化。可以使用例如DAC数字-模拟转换）电路来配置参考电压产生单元52。[0157]例如，为像素阵列单元21的每个像素列（即每个信号线％提供AD转换器51。这意味着AD转换器51被形成为所谓的列并行AD转换器，其中转换器布置在像素阵列单元21的多个像素列中。AD转换器51产生具有例如与像素信号的电平的量值对应的在时间轴方向上的大小脉冲宽度的脉冲信号，并且通过测量脉冲信号的脉冲宽度的时段长度来进行AD转换的处理。[0158]更具体地，如图2所示，AD转换器51配置为至少包括比较器（COMP511和计数器512。比较器511使用通过信号线26从像素阵列单元21的每个像素40读取的模拟像素信号上述的彳曰电平Vsig和复位电平Vreset作为比较输入，并且使用从参考电压产生单兀52提供的斜坡波的参考电压Vref作为参考输入，并且比较这两个输入。[0159]然后，在比较器511中，当参考电压Vref高于像素信号时输出变为第一状态例如高电平），并且当参考电压Vrrf不高于像素信号时输出变为第二状态例如低电平）。比较器511的输出信号变为具有与像素信号的电平的量值对应的脉冲宽度的脉冲信号。[0160]作为计数器512,例如使用上下计数器。在与参考电压Vref向比较器511的供应开始时间系统的时间将时钟CK提供给计数器512。作为上下计数器的计数器512与时钟CK同步地进行下计数或者上计数，由此测量比较器511的输出脉冲的脉冲宽度的时段，即从比较操作的开始到比较操作的结束的比较时段。当进行测量操作时，关于顺序地从单位像素40读取的复位电平Vreset和信号电平Vsig，计数器512对复位电平Vreset进行下计数，并且对信号电平Vsig进行上计数。[0161]通过下计数上计数的操作，可以获得信号电平Vsig和复位电平Vreset之间的差。因此，在AD转换器51中，除了AD转换处理之外还进行CDS相关双采样处理。在此“CDS处理”是通过获得信号电平Vsig和复位电平Vr_t之间的差而移除诸如单位像素40的复位噪声、放大晶体管44中的阈值变化等的每个像素特有的固定样式噪声的处理。然后，计数器512的计数结果计数值变为通过对模拟像素信号数字化而获得的数字值。[0162]信号处理单元的示例性配置）[0163]图3是例示根据第一实施例的固态成像设备10A中的信号处理单元31的具体配置的例子的框图。[0164]除了AD转换器51之外根据本示例的信号处理单元31还包括数据锁存单元53和并行-串行（下文中缩写为“并串”）转换单元54,并且具有流水线配置，其中由AD转换器51数字化的像素数据通过流水线传送被传送到存储器单元32。在该方面，信号处理单元31在一个水平时段内通过AD转换器51进行数字化处理，并且在下一水平时段内进行将数字化的像素数据传送到数据锁存单元53的处理。[0165]另一方面，存储器单元32配备有列解码器感测放大器39作为其外围电路。上述的行解码器37见图2指定行地址到存储器单元32,列解码器指定列地址到存储器单元32。此外，感测放大器将通过位线从存储器单元32读取的弱电压放大到高达如下电平:处于该电平的电压能够被处理为数字电平。然后，通过列解码器感测放大器39读取的像素数据通过数据处理单元33和接口单元38被输出到第二芯片38的外部。[0166]应该注意，尽管本实施例描述了其中提供一个列并行AD转换器51的例子，但是不公开不限于此。还能够采用其中提供两个或更多AD转换器51并且在两个或更多AD转换器51中并行地进行数字化处理的配置。[0167]在该情况下，两个或更多AD转换器51将分别布置在像素阵列单元21的信号线26的延伸方向上，即在像素阵列单元21的顶部和底部两侧上。在提供两个或更多AD转换器51的情况下，相应地将提供两个两个系统或更多数据锁存单元53、并串转换单元54、存储器单元32等。[0168]在采用具有上述的两个系统的AD转换器51等的配置的固态成像设备中，通过两个像素行进行行扫描。分别地，一个像素行中的每个像素的信号被读取到像素阵列单元21的上下方向的一侧，并且另一像素行上的每个像素的信号被读取到像素阵列单元21的上下方向的另一侧，并且两个AD转换器51并行地进行数字化。随后的信号处理也并行地进行。因此，与通过一个像素行进行行扫描的情况相比，能够实现像素数据的高速读取。[0169][2-3.电路操作][0170]接下来，将使用图4的时序图描述具有上述配置的根据第一实施例的固态成像设备10A的电路操作。[0171]快速读出）[0172]首先，通过卷动在卷帘快门下进行的读出，以比帧速率更高的速度、即以例如240[fps]的读出速度在第一芯片上从像素阵列单元W的每个像素高速读取像素信号。通过卷动读出而读取的模拟像素信号从第一芯片20通过通孔23JP232传输到第二芯片30侧的信号处理单元31。[0173]接下来，在信号处理单元：31中，由AD转换器51进行模拟像素信号的数字化。然后，由AD转换器51数字化的像素数据通过流水线传送被传送到存储器单元32,并且存储在存储器单兀32中。在此步骤中，在信号处理单元31中，在一个水平时段内进行AD转换器51的数字化处理，并且在下一水平时段内进行到存储器单元32的流水线传送。[0174]将在数字化处理之后的像素数据传送到存储器单元：32的速度是卷动读出的读出速度，g卩240[fps]。这意味着信号处理单元31将由AD转换器51数字化的像素数据以高于帧速率的速度传送到存储器单元32。[0175]同时，在卷帘快门下进行的卷动读出中，因为如公知的，在一个屏幕中的曝光定时按每个像素或者每条线每行而不同，所以引起失真下文中可以称为“卷动失真，，）。[0176]相对照，在本实施例中，通过以闻于帧速率的速度的高速读出从每个单位像素40^取像素信号，并且以高于帧速率的第一速度将数字化的像素数据以高速传送到存储器单兀，并且存储。以此方式，通过将像素数据暂时存储在存储器单元32中，可以使得像素数据同步，由此可以防止产生卷动失真。~[0177]由数据处理单元33通过列解码器感测放大器39以低于该第一速度的第二速度、即以8〇[fps]的读出速度读取存储在存储器单元M中的像素数据，并且通过接口单元洲将其输出到第二芯片30的外部。以此方式，通过进行以低于第一速度的第二速度从存储器单元32读出像素数据所谓的低速读出），可以通过降低的操作速度减少功耗。[0178]如从图4的时序图很明显，在曝光时段期间进行从存储器单元32读出像素数据。顺便提及，在专利文献1中描述的传统技术采用如下配置:在该配置中，在像素数据被存储在存储器单元中之后，状态变为等待状态，然后开始图像捕捉。这样，不能实时捕捉图像。相对照，因为本实施例采用其中在曝光时段期间进行从存储器单元32读出像素数据的配置，所以能够实时地读取运动图像和静止图像的像素数据。[0179]此外，作为存储器单元32,可以使用各种类型的存储器，无论是非易失性的还是易失性的。例如，通过进行从向存储器单元32写像素数据的开始直到由数据处理单元33以高于2〇[fps]的速度读出像素数据的完成为止的处理，不需要进行易失性存储器例如DRAM对于其需要大约50[msec]的刷新操作。[0180]另一方面，在当前的CMOS图像传感器中，以大约几[ixsec]通过流水线传送进行AD转换和数据输出。DRAM的写速度类似或更低，即几[ysec]或更低。因而，能够通过图3所示的流水线配置进行从像素信号的读出直到在存储器单元32中写入像素数据的处理。[0181]具体地，在一个水平时段XHS内进行AD转换器51中的数字化处理，并且在下一水平时段内数字数据被传送到数据锁存单元53,并且被存储在数据锁存单元23中。然后，并串转换单元54将其从并行信号转换为串行信号，并且在行解码器37对行地址的指定以及列解码器感测放大器39的列解码器对列地址的指定下该像素数据被写到存储器单元32中。这意味着像素数据经历AD转换器51的并行AD转换，并且在由数据锁存单元53锁存之后，数据被并行写到存储器单元32中，由此实现流水线传送。应该注意，除了在一个水平时段内进行其中数据可以从数据锁存单元53写到存储器单元32的流水线传送的配置之外，还能够采用流水线传送的方法，其中数据被存储在数据锁存单元53中，并且在下一水平时段中，进行向存储器的写入以及将下一行的数字数据存储到数据锁存单元53中。[°182]在帧时段期间的等待）[0183]为了进一步降低功耗，本实施例采用如下配置:其中当从存储器单元32读取像素数据时，例如，基于垂直同步信号XVS，停止与相应信号线26连接的电流源35的操作以及信号处理单元31的至少AD转换器51的操作。在此，“当从存储器单元32读取像素数据时”也可以说成是在通过流水线传送以高速将像素数据存储在存储器单元32中之后，或者在曝光时段期间。[0184]顺便提及，为了降低功耗，存在一种传统技术，其中允许包括AD转换器的模拟前端电路的电源在图像捕捉曝光时段期间下降以便实现等待状态例如见JP2〇〇6_81048A。因为该传统技术采用其中从像素信号读出的结束直到曝光的开始的时段采取等待状态的配置，所以不能进行高速驱动。此外，因为停止的时段取决于曝光时间而变化，所以限制对电源波动的抑制以及低功耗的效果。[0185]相对照，在本实施例中，如图4的时序图中所示，在四个垂直时段中进行一帧（1V=l60[sec]中的传感器操作，其中一个垂直时段在垂直同步信号XVS之间的时段花费例如然后，在读出像素信号之后的三个垂直时段中，停止用于像素信号读出的电流源35的操作以及至少AD转换器51的操作。[°186^以此方式，通过与垂直同步信号XVS同步地基于垂直同步信号XVS而不依赖于曝光时段来停止电路操作，便利电源设计。在控制单元34的控制下进行信号处理单元31的电流源35的操作的停止以及信号处理单元31的至少AD转换器51的操作的停止。[0187]在本实施例中，在以240[fps]高速卷动读出之后，单位像素40被复位快门操作），由此开始曝光。在曝光时段期间，能够停止电流源35的操作以及AD转换器51的操作。相应地，通过在从存储器单元32读出当前帧的像素数据的开始直到从单位像素40读出下一帧的像素信号的开始为止的时段期间停止电流源35的操作以及AD转换器51的操作，能够将功耗降低在停止的时段期间将被电流源35以及AD转换器51消耗的量。[0188]可以通过在控制单元34的控制下中断（切断）信号线26和电流源35之间的电流路径来进行电流源35的操作的停止。具体地，如图5所示，在信号线26和电流源35之间插入晶体管Qi，并且通过低电平控制信号致使晶体管Qi处于非导通状态，由此能够停止电流源35的操作。[0189]在此，当停止电流源35的操作时，优选不仅中断信号线26和电流源35之间的电流路径，而且将固定电势施加到信号线26。具体地，如图5所示，晶体管Q2连接在信号线26和固定电势之间，并且通过上述控制信号经由反相器INV的反相控制信号致使晶体管Q2处于非导通状态，由此能够将该固定电势施加到信号线26。[0190]如上所述用于在停止电流源35的操作时将固定电势施加到信号线26的接地要消除由变为浮置状态的信号线26引起的对单位像素40的1¾单元46的影响。这意味着例如如果信号线26变为浮置状态并且信号线26的电势波动，则由于放大晶体管44的寄生电容的耦合，电势的波动可能改变FD单元46的电势。为了消除对FD单元46的这种影响，将固定电势施加到信号线26。[0191]此外，取决于曝光时间的设置，快门操作可以延伸超过第一垂直时段（1XVS和下一垂直时段2XVS。在该情况下，优选进行控制以便在快门操作之后停止电流源35的操作。通过在快门操作之后停止电流源35的操作，能够防止电流源35的等待操作的影响，即电源电势的波动以及信号线26的电势的波动。应该注意，如果快门开始于下一垂直时段2XVS或更晚，则没有电流源35的等待操作的影响。[0192]将数据存储到存储器单元以及从存储器单元输出数据）[0193]接下来，将使用图6描述将数据从数据锁存单元53存储到存储器单元32以及从存储器单元32输出数据的操作。应该注意，图6例示了AD转换器31以及与其相关联的电路（gp诸如数据锁存单元5353i，532和存储器单元3203^,3¾被提供在两个系统中的情况的例子。但是，这基本上也适用于一个系统的情况。[0194]在AD转换之后的像素数据被锁存到数据锁存单元53。关于锁存的数据，其16k位数据由并串转换单元54以1¾行为单位高速缓存在列解码器中。然后，通过使用感测放大器，数据被存储在存储器单元32中。在图6中，尽管存储器单元32具有四存储体bank配置，但是这仅仅是例子。优选确定存储体的数量以便能够以水平像素为单位存储图像数据。[0195]在本实施例中，因为采取其中与卷动读出并行地对每个存储器单元的位写入数据的流水线配置，所以可以在一个垂直时段中完成将数据从数据锁存单元53存储到存储器单元32中。在完成将数据写到存储器单元32中之后，如上所述停止电流源35的操作以及ADR换器51的操作，并且从存储器单元32的数据读出开始。[0196]关于从存储器单元32读出数据，在曝光时段期间的三个垂直时段在本例子中，8〇[fps]中，数据从接口单元38输出，同时由复用器5555i，552和数据处理单元33进行数据的重新布置以及合成。在将数据写到存储器单元32时，因为不从存储器单元32输出数据，所以Bli够通过例如使侍接口单元38的ftlj出固定的方法而降低功耗。具体地，例如，能够通过停止被给予接口单元38的输出选择的时钟而实现低功耗。[0197]信号处理单元的另一示例性配置）[0198]图7是例示在根据第一实施例的固态成像设备中的信号处理单元的具体配置的另一例子的框图。[0199]除了AD转换器51、数据锁存单元53和并串转换单元54之外，根据本示例的信号处理单元31还包括数据压缩单元56,并且具有其中通过流水线传送将由AD转换器51数字化的像素数据传送到存储器单元32的流水线配置。在该方面，信号处理单元31在一个水平时段内通过AD转换器51进行数字化处理，并且在下一水平时段内将数字化的像素数据传送到数据锁存单元53。[0200]例如，数据压缩单元56被提供在数据锁存单元53和并串转换单元54之间，压缩从数据锁存单元53输出的像素数据，并将其供应到并串转换单元54。作为由数据压缩单元56使用的压缩方法，例如可以示例性示出DPCM差分脉冲码调制）。[0201]以此方式，通过将数据压缩单元56提供在数据锁存单元53和存储器单元32之间，并且在通过数据压缩单元56压缩数据之后将该数据存储在存储器单元32中，可以降低存储器单元32的存储器容量。由于存储器单元32的容量降低，能够减小在其上安装信号处理单元31的第二芯片30的布局面积。[0202][2_4•分层芯片的布局][0203]在此，将给出关于采用如下配置的分层芯片的布局（即由被分层的第一芯片20和第二芯片30形成的芯片的布局）的考虑:在该配置中，如上所述提供了多个系统，例如每个具有AD转换器51和与其相关联的电路的两个系统，并且并行地对两个像素行中的相应像素的信号进行信号处理。[0204]在采用其中例如提供了每个包括AD转换器51以及与其相关联的电路的两个系统的配置的情况下，例如，两个像素行上的相应像素的信号被读取到在像素阵列单元21的信号线26的延伸方向上的两侧，即像素阵列单元21的上侧和下侧。[0205]顺便提及，在采用了其中如在专利文献1中所述的传统技术中那样存储器单元与在像素阵列单元的顶部和底部的AD转换器等的布置一起被布置在与像素阵列单元相同的基板芯片上的情况下，还需要划分在顶部和底部的存储器单元。在该情况下，作为存储器单元的输出单元的布局距离，需要大约像素阵列单元的上下方向的尺寸+存储器单元的上下方向的尺寸）的距离，并且因为数据输出单元的布局布置在另一配置中，所以芯片尺寸将变大。此外，在诸如LVDS低电压差分信号）的时钟同步方案中，需要包括另一系统的时钟，这导致信号处理芯片的信道数量的增加。[0206]相对照，本实施例采用包括被分层的第一芯片20以及第二芯片30的分层芯片的配置，其中在第一芯片20上形成像素阵列单元21，在第二芯片30上形成包括AD转换器51、存储器单元32、数据处理单元33和控制单元34的信号处理单元31。由此，如图8所示，随着AD转换器5h和512被布置在第二芯片30的上下两侧也可说成是在像素阵列单元21的上下两侧一起，存储器单元324P322可以彼此相邻地布置在AD转换器5ljP5l2之间。[0207]以此方式，因为存储器单元32jP322可以彼此相邻地布置，所以存储器单元322的数据输出单元数据输出路径可以统一配置。由此，因为数据可以通过相同的输出单5而fej出，所以仅需要一组时钟同步信号。这样，能够防止后一级的信号处理芯片的信道数量的增加。顺便提及，控制单元34将被提供在诸如存储器单元32l和存储器单元322之间的空间这样的空闲空间中。[0208]尽管在上述的布局例子中已经给出了关于采用其中提供每个具有AD转换器51和与其相关联的电路的两个系统的配置的描述，但是这也适用于采用其中提供三个或更多系统以g增加像素信号从像素阵列单元21的并行读出的速率的配置的情况。例如，以下将描述在米用其中提供每个具有AD转换器51和与其相关联的电路的四个系统的配置的情况下的示例性布局。[0209]图9是例示在采用其中提供每个具有AD转换器51和与其相关联的电路的四个系统的配置的情况下的分层芯片的示例性布局1的布局图。在本示例性布局丨中，在像素阵列单元21的上下方向上的中心部分中提供两个系统的通孔，并且四个像素行上的相应像素的信号通过在像素阵列单元21的上下两侧的两个系统的通孔231和232以及在该中心部分中的两个系统的通孔2¾和2¾同时被读取到第二芯片30侧。[0210]在第二芯片30侧，四个AD转换器51!到514被布置在相应通孔23i到234的附近。此外1彼此相邻地，存储器单元32JP323布置在AD转换器5h和AD转换器513之间，并且存储器单元32s和324布置在AD转换器512和AD转换器514之间。以此方式，甚至在采用其中提供了每个具有AD转换器51和与其相关联的电路的四个系统的配置的情况下，存储器单元321和323以及存储器单元32s和3义也可以彼此相邻地布置。从而，甚至在本示例性布局丨中，也可以实现与在图8的示例性布局的情况下相同的动作和效果。[0211]图10是例示在采用其中提供了每个具有AD转换器51和与其相关联的电路的四个系统的配置的情况下的分层芯片的示例性布局2的布局图。本示例性布局2具有其中两个系统的通孔23jP232被提供在像素阵列单元21的上下两侧的配置，这与图8的示例性布局相同。[0212]在第二芯片30侧，AD转换器51jP513彼此相邻地被布置在一个通孔23i附近，并且AD转换器512和514彼此相邻地被布置在另一个通孔232附近。在AD转换器513和AD转换器514之间，彼此相邻地布置与AD转换器51dP513对应的存储器单元3213以及与AD转换器512和514对应的存储器单元3224。甚至在本示例性布局2的情况下，存储器单元3212和存储器单元3224可以彼此相邻地布置。从而，甚至在本示例性布局2的情况下，也可以实现与在图8的示例性布局的情况下相同的动作和效果。[0213][2-5•第一实施例的动作和有利效果][0214]根据上述的按照第一实施例的固态成像设备l〇A，可以实现以下动作和效果。即，通过提供存储器单元32并且在向存储器单元32高速传送以及从存储器单元32读出数据时通过其中停止电流源35的操作以及AD转换器51的操作的间断驱动进行低速读出，能够以低功耗实现像素数据的高速读出。此外，在信号处理单元31中，通过不仅停止AD转换器51的操作而且停止其他电路的操作，可以进一步降低功耗。[0215]此外，通过允许数据处理单元33的读出速度（即数据输出速率低于像素数据到存储器单元32的传送速度，可以实现后一级中的接口单元38的信道的减少以及信号处理块例如DSP的较低处理速度。这可以有助于包括后一级中的信号处理块的整个系统的低功耗。[0216]此外，因为第一芯片20和第二芯片3〇连接以便形成层压的芯片并且第一芯片20侧上的电路以及第二芯片3〇侧上的电路在控制单元34的控制下彼此同步，在AD转换后的数据可以通过流水线传送被传送到存储器单元32,所以有利于同步设计。[0217]此外，因为在曝光时段期间从存储器单元32读取像素数据，所以与采用其中在像素数据被存储在存储器单元中之后状态变为等待状态并且然后图像捕捉开始的配置的传统技术相比，可以实时地读取运动图像和静止图像的像素数据。因而，可以进行实时图像捕捉。[0218]此外，在采用其中数据压缩单元56被提供在数据锁存单元53和存储器单元32之间并且数据由数据压缩单元56压缩然后存储在存储器单元32中的配置的情况下，可以降低存储器单元32的存储器容量，由此可以减小第二芯片30的布局面积。[0219]此外，通过提供每个具有AD转换器51和与其相关联的电路的两个或更多系统并且通过流水线传送将在AD转换后的数据传送到存储器单元32,存在可以进一步改善卷动失真的优点。[0220]〈3•根据第二实施例的固态成像设备〉[0221]接下来，将描述根据本公开的第二实施例的固态成像设备。甚至在此实施例中，CMOS图像传感器的情况将被示例性描述为第二实施例的固态成像设备，这与第一实施例相同。但是，本实施例不限于应用于CMOS图像传感器。[0222][3-1.系统配置][0223]类似于根据第一实施例的固态成像设备，根据第二实施例的固态成像设备具有分层结构，其中第一芯片20和第二芯片30被分层。该设备被配置为使得在第一芯片20侧上形成像素阵列单元像素单元21，并且在第二芯片30侧上形成诸如包括AD转换器51、存储器单元32、数据处理单元33和控制单元34的信号处理单元31的电路。[0224][3-2•电路配置][0225]图11是例示第二实施例的固态成像设备中的第一芯片侧上的电路的具体配置的电路图，图12是例示第二实施例的固态成像设备中的第二芯片侧上的电路的具体配置的电路图。[0226]根据本实施例的固态成像设备10B采用将像素阵列单元21的预定数量的像素40分组作为单元）、基于组从相应像素读取像素信号并且以组为单位对读取的像素信号并行地进行包括AD转换的信号处理的配置。这意味着尽管根据第一实施例的固态成像设备10A使用其中基于像素列对像素信号进行AD转换的列并行AD转换方法，但是根据第二实施例的固态成像设备10B使用其中基于具有预定数量的像素的组并行地进行AD转换的像素并行ADR换方法。[0227]当将预定数量的像素分组在一个单位中）时，例如，考虑将属于同一像素行的彼此相邻的多个像素分组在一个单位中，将上下左右相邻的多个像素分组在一个单位中等等。此外，不限于按由多个像素构成的每个组读取像素信号的配置。最终，能够采用作为单位读取单个的像素信号的配置。[0228]在本实施例的配置中，基于组或者基于像素，需要用于连接第一芯片20侧上的像素阵列单元21与第二芯片30侧上的信号处理单元31的通孔23。允许芯片之间的电连接的通孔23可以由公知的布线间接合技术实现。基于组或者基于像素读取的像素信号从第一芯片20侧经过基于组或者基于像素提供的通孔23传输到第二芯片30侧。[0229]第一芯片侧上的电路配置）[0230]因为在第一芯片20侧上采用像素并行AD转换的配置，所以除了像素阵列单元21和行选择单元25之外提供列选择单元27,如图11所示。列选择单元27基于从第二芯片30侧提供的地址信号在像素列的阵列方向（行方向）上基于组或者基于像素选择像素阵列单元21的相应像素40。应该注意，尽管本实施例采用其中在第一芯片20侧上提供行选择单元25和列选择单元27的配置，但是能够采用其中将它们提供在第二芯片30侧上的配置。[0231]此外，单位像素40配置为除了传送晶体管42、复位晶体管43和放大晶体管44之外还包括两个选择晶体管45和47。这两个选择晶体管45和47相对于放大晶体管44串联连接。一个选择晶体管45由行选择单元25提供的行选择信号VSEL驱动。另一选择晶体管47由列选择单元27提供的列选择信号HSEL驱动。[0232]应该注意，在行选择单元25和列选择单元27的驱动下基于组进行选择扫描，并且组中的多个像素的信号经过一个通孔23被传送到第二芯片30侧。这样，以预定顺序从组中的像素读取像素信号。然后，在第二芯片30侧上，以组中的像素的预定顺序像素信号的读出顺序对按由预定数量的像素构成的每个组读取的模拟像素信号进行信号处理。[0233]第二芯片侧的电路配置）[0234]对应于其中预定数量的单位像素40被分组为单元并且为每个组提供通孔23的配置，导向通孔23的信号线26在第二芯片30上布线，如图12所示。信号线26与电流源35连接，并且还与AD转换器以及进一步与存储器单元32连接。[0235]这样，按由预定数量的像素构成的组提供包括信号线26、电流源35、AD转换器51、存储器单元32等的信号处理单元31。作为存储器单元32,可以示例性示出DRAM，但是不限于此。这样，存储器单元32可以是易失性存储器或者非易失性存储器，这与第一实施例的情况相同。[0236]在采用如上所述的列并行AD转换方法的根据第一实施例的固态成像设备10A中，在水平时段XHS期间进行AD转换，并且输出数据。为了以更高帧速率读取数据，需要增加同时对其进行AD转换的像素的数量。为了增加同时对其进行AD转换的像素的数量，需要（以像素为单位的像素并行AD转换处理而不是列并行。[0237]如果通过像素并行AD转换读出速度可以更快，则因为通过该量AD转换器51的停止时段可以更长，所以能够进一步降低功耗。作为例子，如果以960[fps]的读出速度进行传感器读出（像素信号的读出）并且以64[fps]的速度进行从存储器单元32输出数据，则能够将AD转换器51的操作时段减少到数据输出时段的十分之一或更短。[0238][3-3.电路操作][0239]接下来，将使用图I3的时序图描述具有上述配置的根据第二实施例的固态成像设备10B的电路操作。[0240]为了以％0[fpS]的读出速度读取像素信号，假设像素阵列单元21的像素40中的大约25〇个像素（S卩1於16个像素）形成一个单元（组）。假设AD转换器51的AD转换时间是4[ysec]，则在1[msec]或更短的时间内能够读取2f50个像素的像素信号。但是，在此示出的示例性的数值仅仅是例子而不被限制。[0241]由16*16个像素构成的像素单元组通过从行选择单元25提供的行选择信号VSEL以及从列选择单元27提供的列选择信号HSEL所指定的地址而被选择。然后，从由该行选择信号VSEL和列选择信号HSEL所选择的像素单元中的一个像素读取的模拟像素信号经历AD转换器51的AD转换。[0242]在AD转换时，通过在计数器512中关于复位电平Vreset的下计数以及关于信号电平Vsig的上计数进行CDS处理。在CSD处理之后的像素数据在行解码器37的行地址的指定以及列解码器感测放大器39的列解码器的列地址的指定下被写到存储器单元32中。[0243]行选择单元25和列选择单元27基于像素单元组进行选择扫描，而关于所选像素单元中的像素，基于像素单元以预定顺序并行地对像素进行选择扫描。作为对像素单元中的像素的选择，可以示出通过光栅扫描方法的选择作为例子。[0244]然后，关于像素单元中的其余像素，由行选择信号VSEL和列选择信号HSEL通过光栅扫描方法进行像素选择和AD转换，并且在CDS处理之后的像素数据被存储在存储器单元32中。关于存储在存储器单元32中的数据，能够通过进行经过列解码器感测放大器39的读出而以低速输出读取该数据。[0245]然后，如在根据第一实施例的固态成像设备10A的情况下那样，当从存储器单元32读取像素数据时，进行控制以停止电流源35的操作以及信号处理单元31的至少AD转换器51的操作。在此，因为在根据本实施例的固态成像设备10B中采用了像素并行AD转换方法，所以像素信号的读出速度可以更快。由此，因为AD转换器51的停止时段可以取得更长，所以能够实现较低功耗。[0246][3-4.分层芯片的布局][0247]图14是例示根据第二实施例的固态成像设备10B中的层压芯片的示例性布局的布局图。[0248]如图14所示，在第一芯片20中，像素阵列单元21配置为使得其中预定数量的像素形成一个单位的像素单元组）以矩阵二维布置，并且为每个像素单元形成通孔23。另一方面，在第二芯片30中，信号处理单元31配置为使得与像素阵列单元21的像素单元对应地提供包括AD转换器51、存储器单元32等的电路（图中的像素AD单位），并且按像素AD单位与像素单元对应地形成通孔23。[0249]应该注意，尽管图11示例性例示了采用其中行选择单元25和列选择单元27被提供在第一芯片20侧上的配置的情况，但是能够采用其中它们被提供为第二芯片30侧上的外围电路HSEL，VSEL的配置，如图14的示例性布局中所示。如果采用这样的配置，则存在的优点是，第一芯片20的更大面积可以被用作像素阵列单元21的区域。[°250][3-5•第二实施例的动作和有利效果][0251]按照上述的根据第二实施例的固态成像设备10B，除了第一实施例的固态成像设备10A的上述动作和有利效果之外，还可以实现以下动作和有利效果。即，因为通过使用像素并行AD转换方法，像素信号的读出速度可以更快，所以能够取AD转换器51的更长的停止时段。因而，与使用列并行AD转换方法的根据第一实施例的固态成像设备10A的情况相比，能够进一步降低功耗。[0252]4.根据第三实施例的固态成像设备〉[0253]接下来，将描述根据本公开的第三实施例的固态成像设备。甚至在此实施例中，CMOS图像传感器的情况将被示例性地描述为第三实施例的固态成像设备，这与第一实施例和第二实施例相同。但是，本实施例不限于应用于CMOS图像传感器。[0254][4-1•系统配置][0255]类似于根据第一实施例和第二实施例的固态成像设备，根据第三实施例的固态成像设备具有分层结构，其中第一芯片20和第二芯片30被分层。该设备被配置为使得在第一芯片20侧上形成像素阵列单元像素单元21，并且在第二芯片30侧上形成诸如包括AD转换器51、存储器单元32、数据处理单元33和控制单元34的信号处理单元31的电路。[0256][4-2.电路配置][0257]图I5是例示在第三实施例的固态成像设备中的第一芯片侧上的电路的具体配置的电路图，图I6是例示在第三实施例的固态成像设备中的第二芯片侧上的电路的具体配置的电路图。[0258]类似于根据第二实施例的固态成像设备10B，根据本实施例的固态成像设备10C也采用像素并行AD转换方法。这样，根据本实施例的固态成像设备10C具有将像素阵列单元21的预定数量的像素40分组、按组从相应像素40读取像素信号并且以组为单位对读取的像素信号并行地进行包括AD转换的信号处理的配置。[0259]但是，根据第三实施例的固态成像设备10C不同于根据第二实施例的固态成像设备10B在于以下方面。即，根据第二实施例的固态成像设备1B采用其中在信号处理单元31中与AD转换器51—起提供存储器单元32的配置，即其中一起安装AD转换器51和存储器单元32两者的配置。相对照，根据本实施例的固态成像设备i〇C采用其中在信号处理单元31外部提供存储器单元32的配置。[0260]当分组其中预定数量的像素形成一个单位的单位像素40时，例如，考虑将属于同一像素行的彼此相邻的多个像素分组在一个单位中，将上下左右相邻的多个像素分组在一个单位中等等，这与第二实施例的情况相同。此外，本实施例不限于具有按由多个像素构成的每个组读取像素信号的配置。最终，能够采用作为单位读取单个像素信号的配置。[0261]甚至在本实施例的配置中，基于组或者基于像素，需要用于连接第一芯片20侧上的像素阵列单元21与第二芯片30侧上的信号处理单元31的通孔23。允许芯片之间的电连接的通孔23可以由公知的布线间接合技术。基于组或者基于像素读取的像素信号从第一芯片20侧经过基于组或者基于像素提供的通孔23传输到第二芯片30侧。[0262]第一芯片侧上的电路配置）[0263]第一芯片20侧上的配置基本上类似于第二实施例的配置。即，因为在第一芯片20侧上采用像素并行AD转换的配置，所以除了像素阵列单元21和行选择单元25之外还提供了列选择单元27,如图15所示，该列选择单元27在行方向上以组为单位或者以像素为单位）选择像素阵列单元21的相应像素40。应该注意，能够采用其中将行选择单元25和列选择单元27提供在第二芯片30侧的配置。[0264]第二芯片侧上的电路配置）[0265]对应于其中预定数量的单位像素40被分组为单元并且为每个组提供通孔23的配置，导向通孔23的信号线26在第二芯片30上布线，如图16所示。信号线26与电流源35连接。此外，为每个信号线26提供信号处理单元31。[0266]关于信号处理单元31，尽管在第二实施例的情况下采用一起提供AD转换器f51和存储器单元32两者的配置，但是本实施例具有不包括存储器单元32的配置。这样，本实施例采用其中将存储器单元32提供在信号处理单元31外部的配置。[0267]AD转换器51配置为包括比较器C0MP511、N位N是2或更大的整数计数器512以及锁存单元513。在AD转换器51中，锁存单元53由计数器512的N位单元电路（锁存电路形成，并且锁存经历了通过比较器511和计数器512的动作的AD转换以及经历了通过计数器512的上下计数操作的CDS的一个像素的数字数据像素数据。[0268]应该注意，作为行解码器37，提供了选择信号处理单元31中的锁存单元513的行解码器37:以及基于行选择存储器单元32中的相应单元的行解码器372。[0269][4-3.电路操作][0270]接下来，将描述如上配置的根据第二实施例的固态成像设备10C的电路操作。[0271]关于根据由行选择信号VSEL和列选择信号HSEL的地址指定而选择的像素单元中的一个像素，其像素信号经历AD转换器51的AD转换，并且经过由计数器512的上下计数操作的⑶S处理而获得的数字数据被锁存到锁存单元513。然后，通过使用由行解码器371提供的选择信号RSEL选择被锁存到锁存单元f513的数字数据，通过列解码器感测放大器30的感测放大器顺序地读取该数据。然后，通过进行经过数据锁存单元53到存储器单元32中的写入操作同时对多个像素进行流水线操作。[0272]以此方式，通过光栅扫描方法进行像素选择和AD转换的操作，并且经过锁存单元513和列解码器感测放大器39的感测放大器进行将通过计数器512的CSD处理之后的数字数据写到存储器单元32中的操作。[0273]应该注意，通过布置多个AD转换器51并且同时从两个或更多像素读取信号而不是基于像素进行AD转换，能够使得读出速度更快。[0274]此外，关于锁存单元53,如果难以布置用于计数器512的N位的单元电路锁存电路），则能够基于小于N位的几位布置单元电路，并且在基于几位通过选择信号RSEL进行选择之后，通过列解码器感测放大器39的感测放大器进行读出并且进行向存储器单元32的写入。由此，能够用较少数量的像素形成像素单元，这提供了读出速度变得更快的优点。[0275]关于存储在存储器单元32中的数据，能够通过经数据锁存单元53和列解码器感测放大器39读取该数据而以低速输出读取该数据。[0276]然后，与根据第一实施例和第二实施例的固态成像设备10A和10B相同，当从存储器单元32读取像素数据时，进行控制以停止电流源35的操作以及信号处理单元31的至少AD转换器51的操作。在此，因为甚至在根据本实施例的固态成像设备10C中采用了像素并行AD转换方法，这与根据第二实施例的固态成像设备10B的情况相同，所以像素信号的读出速度可以更快。由此，因为可以取AD转换器51的更长的停止时段，所以能够进一步降低功耗。[0277][4-4•分层芯片的布局][0278]图17是例示根据第三实施例的固态成像设备10C中的分层芯片的示例性布局的布局图。[0279]如图I7所示，在第一芯片20上，像素阵列单元21配置为使得其中预定数量的像素形成一个单位的像素单元组）以矩阵二维布置，并且为每个像素单元形成通孔23。另一方面，在第二芯片30上，与像素阵列单元21的像素单元对应地提供包括AD转换器51等的电路图中的像素AD单位），并且对于每个像素AD单位与像素单元对应地形成通孔23，进一步地，将存储器单元32提供在形成信号处理单元31的区域之外。[0280]应该注意，尽管图15示例性例示了采用其中行选择单元25和列选择单元27被提供在第一芯片20侧上的配置的情况，但是能够采用其中它们被提供为第二芯片30侧上的外围电路HSEL，VSEL的配置，如图17的示例性布局中所示。如果采用这样的配置，则存在的优点是，第一芯片20的更大面积可以被用作像素阵列单元21的区域。[0281]图18是例示根据第三实施例的固态成像设备10C中的分层芯片的另一示例性布局的布局图。[0282]尽管上述的示例性布局采用了其中两个芯片（即第一芯片20和第二芯片30被分层的具有两层的分层结构，但是本示例性布局采用具有三层的分层结构，其中三个芯片（即第一芯片20、第二芯片30以及第三芯片60被分层。但是，本实施例不限于具有三层的分层结构，并且也可接受具有四层或更多层的分层结构。[0283]如图18所示，本示例性布局具有其中像素阵列单元21被布置在第一芯片20上、包括AD转换器51的电路（图中的像素AD单位被布置在第二芯片30上、存储器单元32被布置在第三芯片60上的结构，例如，它们被层压使得第二芯片30被放置在中间。应该注意，尽管第一芯片20、第二芯片30和第三芯片60的层压顺序是任意的，但是优选将其上安装包括控制单元34的电路的第二芯片30放置在中间，因为将被控制单元34控制的第一芯片20和第三芯片60定位为紧挨在第二芯片30以上和紧挨在第二芯片30以下。[0284]如在本示例性布局中那样，通过采用其中存储单元32被提供在作为不同于第二芯片30的第三芯片60上的配置，其中包括AD转换器51等的电路以及包括控制单元34等的电路被提供在第二芯片30上，与其中存储器单元32被提供在第二芯片30上的示例性布局相比，能够减小芯片面积。这从图17和图18的比较是显而易见的。在该情况下，考虑其中使用通孔通孔2将其上安装了包括AD转换器51等的电路的第二芯片30以及其上安装了存储器单元32等的第三芯片彼此连接的配置。允许芯片之间的电连接的通孔通孔1通孔2可以由公知的布线间接合技术实现。[0285][4-5•第三实施例的动作和有利效果][0286]按照上述的根据第三实施例的固态成像设备10C，因为通过使用像素并行AD转换方法，像素信号的读出速度可以更快，这与根据第二实施例的固态成像设备10B相同，所以能够取AD转换器51的更长的停止时段。因而，与使用列并行AD转换方法的根据第一实施例的固态成像设备10A的情况相比，能够进一步降低功耗。[0287]此外，根据本实施例的固态成像设备10C采用其中存储器单元32被提供在信号处理单元31外部的配置，这与其中AD转换器f51和存储器单元32—起被提供在信号处理单元31中的第二实施例的固态成像设备10B不同。由此，根据本实施例的固态成像设备10C可适用于难以很好地实现诸如DRAM的模拟电路与存储器单元32的隔离的情况。[0288]5.另一示例性配置〉[0289]在上述的每个实施例中，尽管作为例子已经关于将该技术应用于具有分层结构的固态成像设备的情况给出描述，但是本公开的技术不限于应用于具有分层结构的固态成像设备。也就是说，其中在从存储器单元32读出像素数据时停止电流源35的操作以及信号处理单元31的至少AD转换器51的操作的、通过间断驱动进行低速读出的技术也可以应用于所谓的平坦型固态成像设备，其被形成为使得像素阵列单元21及其外围电路被布置在相同的基板芯片上。[0290]但是，因为第二和第三实施例的固态成像设备使用像素并行AD转换方法，所以可以说具有分层结构的固态成像设备是优选的，这是因为能够采用其中像素阵列单元21的像素单元以及信号处理单元31的像素AD单位可以通过通孔23直接连接的连接结构。[0291]6.电子装置〉[0292]本公开的技术可应用于的固态成像设备可以被用作通常包括诸如数码相机和摄像机的成像设备的电子装置、诸如移动电话的具有成像功能的移动终端设备、使用固态成像设备用于图像读取单元的复印机等中的成像单元图像捕捉单元）。应该注意，存在要安装在电子装置上的上述模块状态中的模式即相机模块被用作成像设备的情况。[0293][成像设备][0294]图19是例示作为本公开的电子装置的例子的成像设备相机设备）的示例性配置的框图。[0295]如图19所示，本公开的成像设备100包括包含镜头组的光学系统101、成像元件102、作为相机信号处理单元的DSP电路1〇3、帧存储器104、显示设备105、记录设备106、操作系统1〇7、电源系统108等。成像设备100配置为使得DSP电路1〇3、帧存储器1〇4、显示设备1〇5、记录设备1〇6、操作系统107和电源系统108通过总线109彼此连接。[0296]镜头组101取得来自被摄体的入射光（图像光并且在成像元件1〇2的成像表面上形成图像。成像元件1〇2基于像素将通过镜头组101在成像面上成像的入射光的光量转换为电信号，并且将其输出作为像素信号。[0297]显示设备1〇5由诸如液晶显示设备、有机EL电致发光）显示设备等的面板显示设备形成，并且显示由成像元件102成像的运动图像或静止图像。记录设备1〇6将由成像元件102成像的运动图像或静止图像记录在诸如存储卡、视频带、DVD数字多功能盘等的记录介质上。[0298]操作系统107在用户的操作下发出与成像设备1〇〇的各种功能有关的操作命令。电源系统108将用作DSP电路103、帧存储器104、显示设备1〇5、记录设备1〇6和操作系统107的操作电源的各种类型的电源适当地提供给这些供应目标。[02"]如上配置的成像设备100可应用于诸如摄像机、数码相机、移动电话等的移动设备的相机模块。在这样的成像设备100中，能够以较低功耗实现像素数据的高速读出的、根据上述的每个实施例的固态成像设备可以被用作成像元件102。这对成像设备100中的功耗降低做出极大贡献。[0300]7.本公开的配置〉[0301]应该注意，本公开也能够采用如下所述的配置。[0302][1]固态成像设备，包括：[0303]信号处理单元，包括AD转换器，该AD转换器对从像素阵列单元的每个像素读取到信号线的模拟像素信号数字化，该信号处理单元以高于帧速率的第一速度传送数字化的像素数据；[0304]存储器单兀，存储从该信号处理单元传送的像素数据；[0305]数据处理单元，以低于所述第一速度的第二速度从该存储器单元读取像素数据.以及[0306]控制单元，当从该存储器单元读取像素数据时，该控制单元控制以停止与该信号线连接的电流源的操作以及该信号处理单元的至少AD转换器的操作。[0307][2]根据[1]的固态成像设备，其中[0308]该控制单元基于垂直同步信号停止该电流源的操作以及该AD转换器的操作。[0309][3]根据[1]或[2]的固态成像设备，其中[0310]该信号处理单元、该存储器单元、该数据处理单元以及该控制单元被形成在与在其上形成该像素阵列单元的芯片不同的至少一个芯片上，以及[0311]该固态成像设备具有其中在其上形成该像素阵列单元的芯片与另外至少一个芯片分层的结构。[0312][3A]根据[3]的固态成像设备，其中[0313]该像素阵列单元形成在第一芯片上，[0314]该信号处理单元、该存储器单元、该数据处理单元以及该控制单元形成在第二芯片上，以及[0315]该固态成像设备具有其中第一芯片和第二芯片被分层的结构。[0316][3B]根据[3]的固态成像设备，其中[0317]该像素阵列单元形成在第一芯片上，[0318]该信号处理单元和该控制单元形成在第二芯片上，[0319]该存储器单元和该数据处理单元形成在第三芯片上，以及[0320]该固态成像设备具有其中第一芯片、第二芯片和第三芯片被分层的结构。[0321][4]根据[3]的固态成像设备，其中[0322]该控制单元彼此同步地控制在其上形成该像素阵列单元的芯片侧上的电路以及该另外至少一个芯片侧上的电路。[0323][5]根据[1]到[4]的任一项的固态成像设备，其中[0324]该信号处理单元基于每像素列并行地对基于每像素行从像素阵列单元的像素读取的模拟像素信号进行信号处理。[0325][6]根据[5]的固态成像设备，其中该信号处理单元包括[0326]数据锁存单元，其锁存由AD转换器数字化的像素数据；以及[0327]并行-串行转换单元，其将从该数据锁存单元输出的像素数据从并行数据转换为串行数据，以及[0328]通过流水线传送将由该AD转换器数字化的像素数据传送到该存储器单元。[0329][7A]根据[6]的固态成像设备，其中[0330]该信号处理单元在一个水平时段内通过该AD转换器进行数字化处理，并且在下一水平时段内将数字化的像素数据传送到数据锁存单元。[0331][7B]根据[6]的固态成像设备，其中[0332]该信号处理单元在一个水平时段内通过该AD转换器进行数字化处理，并且在下一水平时段内通过数据锁存单元和列解码器将数字化的像素数据传送到该存储器单元。[0333][8]根据[5]的固态成像设备，其中[0334]该信号处理单元包括：[0335]数据锁存单元，其锁存由该AD转换器数字化的像素数据；[0336]数据压缩单元，其压缩从该数据锁存单元输出的像素数据；以及[0337]并行-串行转换单元，其将从该数据压缩单元输出的像素数据从并行数据转换为串行数据，以及[0338]通过流水线传送将由该AD转换器数字化的像素数据传送到该存储器单元。[0339][9A]根据[S]的固态成像设备，其中[0340]该信号处理单元在一个水平时段内通过该AD转换器进行数字化处理，并且在下一水平时段内将数字化的像素数据传送到数据锁存单元。[0341][9B]根据[8]的固态成像设备，其中[0342]该信号处理单元在一个水平时段内通过该AD转换器进行数字化处理，并且在下一水平时段内通过数据锁存单元和列解码器将数字化的像素数据传送到该存储器单元。[0343][10]根据[5]到[9]的任一项的固态成像设备，其中[0344]该信号处理单元包括两个或更多AD转换器，并且在所述两个或更多AD转换器中并行地进行用于数字化的信号处理。[0345][11]根据[10]的固态成像设备，其中[0346]该两个或更多AD转换器分离布置在该像素阵列单元的信号线的延伸方向上的两侧。[0347][12]根据[1]到[4]的任一项的固态成像设备，其中[0348]基于每单位提供与该信号线连接的该电流源、该信号处理单元和该存储器单元，该单位由预定数量的像素形成，以及[0349]该信号处理单元按该预定数量的像素的单位并行地对按该单位从像素阵列单元的相应像素读取的模拟像素信号进行信号处理。[0350][13]根据[2]的固态成像设备，其中[0351]信号处理单元按照关于该预定数量的像素的单位中的像素的预定顺序对按该单位读取的模拟像素信号进行信号处理。[0352][14]根据[1]到[13]的任一项的固态成像设备，其中[0353]该数据处理单元包括解码器和感测放大器，该解码器指定列地址到该存储器单元，该感测放大器读取指定的地址的像素数据，以及[0354]通过该感测放大器和该解码器从该存储器单元读取像素数据。[0355][15]根据[1]到[14]的任一项的固态成像设备，其中[0356]该数据处理单元在曝光时段期间从该存储器单元读取像素数据。[0357][16]根据[1]到[15]的任一项的固态成像设备，其中[0358]当该控制单元停止与该信号线连接的电流源的操作时，该控制单元中断在该信号线和该电流源之间的电流路径。[0359][17]根据[16]的固态成像设备，其中[0360]当该控制单元中断在该信号线和该电流源之间的电流路径时，该控制单元将固定电势施加到该信号线。[0361][18]包括多个分层的芯片的固态成像设备，所述多个分层的芯片包括在其上形成像素阵列单元的芯片，其中[0362]在与在其上形成该像素阵列单元的芯片不同的至少一个芯片上形成：[0363]信号处理单元，包括AD转换器，该AD转换器对从该像素阵列单元的每个像素读取到信号线的模拟像素信号数字化，该信号处理单元以高于帧速率的第一速度传送数字化的像素数据；[0364]存储器单元，存储从该信号处理单元传送的像素数据；[0365]数据处理单元，以低于所述第一速度的第二速度从该存储器单元读取像素数据；以及[0366]控制单元，当从该存储器单元读取像素数据时，该控制单元控制以停止与该信号线连接的电流源的操作以及该信号处理单元的至少AD转换器的操作。[0367][18A]根据[18]的固态成像设备，其中[0368]该固态成像设备包括层压的第一芯片和第二芯片，[0369]在该第一芯片上，形成像素阵列单元，以及[0370]在该第二芯片上，形成该信号处理单元，该存储器单元、该数据处理单元和该控制单元。[0371][18B]根据[18]的固态成像设备，其中[0372]该固态成像设备包括层压的第一芯片、第二芯片和第三芯片，[0373]在该第一芯片上，形成像素阵列单元，[0374]在该第二芯片上，形成该信号处理单元，该数据处理单元和该控制单元，以及[0375]在该第三芯片上，形成该存储器单元。[0376][19]固态成像设备的驱动方法，该方法包括，[0377]在驱动包括以下的固态成像设备时：[0378]信号处理单元，包括AD转换器，该AD转换器对从像素阵列单元的每个像素读取到信号线的模拟像素信号数字化，该信号处理单元以高于帧速率的第一速度传送数字化的像素数据；[0379]存储器单元，存储从该信号处理单元传送的像素数据；以及[0380]数据处理单元，以低于所述第一速度的第二速度从该存储器单元读取像素数据，[0381]当从存储器单元读取像素数据时，进行驱动以停止与该信号线连接的电流源的操作以及该信号处理单元的至少该AD转换器的操作。[0382][20]包括固态成像设备的电子装置，该固态成像设备包括：[0383]信号处理单元，包括AD转换器，该AD转换器对从像素阵列单元的每个像素读取到信号线的模拟像素信号数字化，该信号处理单元以高于帧速率的第一速度传送数字化的像素数据；[0384]存储器单元，存储从该信号处理单元传送的像素数据；[0385]数据处理单元，以低于所述第一速度的第二速度从该存储器单元读取像素数据；以及[0386]控制单元，当从该存储器单元读取像素数据时，该控制单元控制以停止与该信号线连接的电流源的操作以及该信号处理单元的至少AD转换器的操作。[0387]参考标记列表[0388]10A根据第一实施例的固态成像设备[0389]10B根据第二实施例的固态成像设备[0390]10C根据第三实施例的固态成像设备[0391]20第一芯片[0392]21像素阵列单元像素单元）[0393]22i，222焊盘[0394]2323i到234通孔[0395]25行选择单元[0396]26信号线[0397]27列选择单元[0398]30第二芯片[0399]31信号处理单元[0400]3232]_到322,3213到3224存储器单元[0401]33数据处理单元[0402]34控制单元[0403]35电流源[0404]36解码器[0405]37行解码器[0406]38接口（IF单元[0407]39列解码器感测放大器[0408]40单位像素[0409]41光电二极管[0410]42传送晶体管传送栅极）[0411]43复位晶体管[0412]44放大晶体管[0413]45,47选择晶体管[0414]46FD单元[0415]5151^514^0转换器[0416]52参考电压产生单元[0417]5353a，53b数据锁存单元[0418]54并串（并行_串行转换单元[0419]5555a，55b多路复用器[0420]56数据压缩单元[0421]60第三芯片

权利要求：1.一种成像设备，包括：第一基板，所述第一基板包括：具有在第一方向和第二方向上布置的多个像素的像素阵列单元，以及多条信号线；沿所述像素阵列单元的第一侧布置的第一多个通孔；沿所述像素阵列单元的第二侧布置的第二多个通孔；沿所述像素阵列单元的第三侧布置的第三多个通孔，所述第一侧和所述第二侧在所述第一方向上延伸，所述第三侧在所述第二方向上延伸，所述第一方向横向于所述第二方向；以及第二基板，所述第二基板包括：与所述第一多个通孔相邻布置的第一多个模数转换器，所述第一多个模数转换器中的第一模数转换器具有第一比较器、第一计数器和第一锁存电路，耦合到所述第一锁存电路的第一存储器，与所述第二多个通孔相邻布置的第二多个模数转换器，所述第二多个模数转换器中的第二模数转换器具有第二比较器、第二计数器和第二锁存电路，以及耦合到所述第二锁存电路的第二存储器，其中所述第一比较器通过所述第一多个通孔中的第一通孔耦合到所述多个信号线中的第一信号线，并且所述第二比较器通过所述第二多个通孔中的第二通孔耦合到所述多个信号线的第二信号线。2.根据权利要求1所述的成像设备，其中所述多个像素中的第一像素被配置为将第一模拟信号输出到所述第一信号线。3.根据权利要求2所述的成像设备，其中所述第一比较器被配置为通过所述第一通孔接收所述第一模拟信号。4.根据权利要求3所述的成像设备，其中所述多个像素中的第二像素被配置为将第二模拟信号输出到所述第二信号线。5.根据权利要求4所述的成像设备，其中所述第二比较器被配置为通过所述第二通孔接收所述第二模拟信号。6.根据权利要求1所述的成像设备，其中所述第一存储器与所述第一多个模数转换器相邻布置。7.根据权利要求6所述的成像设备，其中所述第二存储器与所述第二多个模数转换器相邻布置。8.根据权利要求1所述的成像设备，其中所述第一存储器被配置为接收从所述第一模数转换器输出的第一数字信号。9.根据权利要求1所述的成像设备，其中所述第二存储器被配置为接收从所述第二模数转换器输出的第二数字信号。1〇•—种成像设备，包括：第一基板，所述第一基板包括：具有在第一方向和第二方向上布置的多个像素的像素阵列单元，以及多条信号线；沿所述像素阵列单兀的第一侧布置的第一多个通孔；沿所述像素阵列单元的第二侧布置的第二多个通孔；沿所述像素阵列单元的第三侧布置的第三多个通孔，所述第一侧和所述第二侧在所述第一方向上延伸，所述第三侧在所述第二方向上延伸，所述第一方向横向于所述第二方向；第二基板，所述第二基板包括：与所述第一多个通孔相邻布置的第一多个模数转换器，所述第一多个模数转换器中的第一模数转换器具有第一比较器、第一计数器和第一锁存电路，耦合到所述第一锁存电路的存储器，以及与所述第二多个通孔相邻布置的第二多个模数转换器，所述第二多个模数转换器中的第一検数转换器具有第一比较器、第二计数器和第二锁存电路;以及沿所述像素阵列单元的第三侧布置的像素驱动电路，所述像素驱动电路与所述第三多个通孔相邻布置。11.根据权利要求10所述的成像设备，其中所述多个像素中的第一像素被配置为将第一模拟信号输出到所述多条信号线中的第一信号线。12.根据权利要求11所述的成像设备，其中所述第一比较器被配置为通过所述第一多个通孔中的至少一个接收所述第一模拟信号。13.根据权利要求I2所述的成像设备，其中所述多个像素中的第二像素被配置为将第二模拟信号输出到所述多条信号线中的第二信号线。14.根据权利要求I3所述的成像设备，其中所述第二比较器被配置为通过所述第二多个通孔中的至少一个接收所述第二模拟信号。15.根据权利要求10所述的成像设备，其中所述存储器与所述第一多个模数转换器相邻布置。16.根据权利要求10所述的成像设备，其中所述像素驱动电路被配置为通过所述第三多个通孔中的至少一个将像素驱动信号输出到所述多个像素中的像素。17.根据权利要求10所述的成像设备，其中所述存储器被配置为接收从所述第一模数转换器输出的数字信号。18.—种成像设备，包括：第一基板，所述第一基板包括：具有在第一方向和第二方向上布置的多个像素的像素阵列单元，多条信号线，以及布置在像素阵列单元外部的多个焊盘，沿所述像素阵列单元的第一侧布置的第一多个通孔；沿所述像素阵列单元的第二侧布置的第二多个通孔；沿所述像素阵列单元的第三侧并且在所述多个焊盘与所述像素阵列单元之间布置的第三多个通孔，所述第一侧和所述第二侧在所述第一方向上延伸，所述第三侧在所述第二方向上延伸，所述第一方向横向于所述第二方向；以及第二基板，所述第二基板包括：与所述第一多个通孔相邻布置的第一多个模数转换器，所述第一多个模数转换器中的第一模数转换器具有第一比较器、第一计数器和第一锁存电路，与所述第二多个通孔相邻布置的第二多个模数转换器，所述第二多个模数转换器中的第二模数转换器具有第二比较器、第二计数器和第二锁存电路，布置在所述第一多个模数转换器与所述第二多个模数转换器之间的信号处理电路，并且所述信号处理电路耦合到所述第一锁存电路和所述第二锁存电路，以及沿所述像素阵列单元的第三侧布置的像素驱动电路，所述像素驱动电路与所述第三多个通孔相邻布置。19.根据权利要求18所述的成像设备，其中所述多个像素中的第一像素被配置为将第一模拟信号输出到所述多条信号线中的第一信号线。20.根据权利要求19所述的成像设备，其中所述第一比较器被配置为通过所述第一多个通孔中的至少一个接收所述第一模拟信号。21.根据权利要求20所述的成像设备，其中所述多个像素中的第二像素被配置为将第二模拟信号输出到所述多条信号线中的第二信号线。22.根据权利要求21所述的成像设备，其中所述第二比较器被配置为通过所述第二多个通孔中的至少一个接收所述第二模拟信号。23.根据权利要求18所述的成像设备，其中所述信号处理电路被配置为接收从所述第一模数转换器输出的第一数字信号。24.根据权利要求23所述的成像设备，其中所述信号处理电路被配置为接收从所述第二模数转换器输出的第二数字信号。25.根据权利要求18所述的成像设备，其中所述像素驱动电路被配置为通过所述第三多个通孔中的至少一个将像素驱动信号输出到所述多个像素中的像素。26.—种成像设备，包括：第一基板，所述第一基板包括：具有在第一方向和第二方向上布置的多个像素的像素阵列单元，多条信号线，布置在像素阵列单元外部的多个焊盘，沿所述像素阵列单元的第一侧布置的第一多个通孔；沿所述像素阵列单元的第二侧布置的第二多个通孔；沿所述像素阵列单元的第三侧并且在所述多个焊盘与所述像素阵列单元之间布置的第三多个通孔，所述第一侧和所述第二侧在所述第一方向上延伸，所述第三侧在所述第二方向上延伸，所述第一方向横向于所述第二方向；以及第二基板，所述第二基板包括：与所述第一多个通孔相邻布置的第一多个模数转换器，所述第一多个模数转换器中的第一模数转换器具有第一比较器、第一计数器和第一锁存电路，所述第一模数转换器耦合到所述第一多个通孔中的第一通孔，与所述第二多个通孔相邻布置的第二多个模数转换器，所述第二多个模数转换器中的第二模数转换器具有第二比较器、第二计数器和第二锁存电路，所述第二模数转换器耦合到所述第二多个通孔中的第二通孔，布置在所述第一多个模数转换器与所述第二多个模数转换器之间的信号处理电路，并且所述信号处理电路耦合到所述第一锁存电路和所述第二锁存电路，以及沿所述像素阵列单元的第三侧布置的像素驱动电路，所述像素驱动电路耦合到所述弟三多个通孔中的至少一个。27.根据权利要求26所述的成像设备，其中所述多个像素中的第一像素被配置为将第一模拟信号输出到所述多条信号线中的第1'信号线，并且所述第一比较器被配置为通过所述第一通孔接收所述第一模拟信号。28.根据权利要求27所述的成像设备，其中所述多个像素中的第像素被配置为将第二模拟信号输出到所述多条信号线中的第^信号线，并且所述第二比较器被配置为通过所述第二通孔接收所述第二模拟信号。、29.棚权利要求26所述的成像设备，其中所述信号处理电路被配置为接收从所述第一模数转换器输出的第一数字信号。”、30.根据权利要求29所述的成像设备，其中所述信号处理电路被配置为接收从所述第二模数转换器输出的第二数字信号。

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