申请/专利权人：英特尔公司

申请日：2015-11-12

公开（公告）日：2021-09-21

公开（公告）号：CN107005506B

主分类号：H04L25/03(20060101)

分类号：H04L25/03(20060101)

优先权：["20141216 US 14/572,756"]

专利状态码：有效-授权

法律状态：2021.09.21#授权;2017.11.14#实质审查的生效;2017.08.01#公开

摘要：描述了一种设备，所述设备包括决策反馈均衡器DFE，所述决策反馈均衡器具有第一DFE抽头路径以及非第一DFE抽头路径，其中，所述DFE在所述非第一DFE抽头路径的信号路径中包括可变延迟电路。在一些实施例中，提供了一种设备，所述设备包括：求和器；限幅器，所述限幅器用于从所述求和器接收输入；第一反馈环路，用于消除第一后体，所述第一反馈环路通过将所述限幅器耦合至所述求和器形成环路；以及第二反馈环路，用于消除第二后体，所述第二反馈环路通过将所述第一反馈环路的输入端耦合至所述求和器形成环路，其中，所述第二反馈环路在其输入端处具有可编程的延迟。

主权项：1.一种用于减少ISI的设备，所述设备包括：求和器；限幅器，所述限幅器用于从所述求和器接收输入；第一反馈环路，用于消除第一后体，所述第一反馈环路通过将所述限幅器耦合至所述求和器来形成环路；以及第二反馈环路，用于消除第二后体，所述第二反馈环路通过将所述第一反馈环路的输入耦合至所述求和器来形成环路，其中，所述第二反馈环路在其输入处具有可编程延迟，其中，所述第二反馈环路用于接收所述限幅器的输出以及时钟信号，并且其中，所述可编程延迟包括用于延迟所述限幅器的所述输出的第一可编程延迟以及用于延迟所述时钟信号的第二可编程延迟，并且其中所述第一和第二可编程延迟被定位成使得：继所述第一反馈环路之后的反馈环路接收所述限幅器的所述经延迟的输出以及所述经延迟的时钟信号，决策反馈均衡器被配置成使用递推最小二乘法作为适配方案，并且所述限幅器的输出是所述第一反馈环路的输入。

全文数据：延迟弹性决策反馈均衡器优先权声明[0001]本申请要求于2014年12月16日提交的题为“DELAYRESILIENTDECISIONFEEDBACKEQUALIZER延迟弹性决策反馈均衡器”的美国专利申请序列号14572，756的优先权，并且所述申请通过引用以其全文结合在此。背景技术[0002]随着串行输入输出（IO数据速率增加至两位数吉字节每秒，需要更加强大的均衡方法。这是由于携带此类高数据速率信号的信道属性导致的过度符号间干扰（InterSymbolInterference，ISI引起的。可以导致ISI的行到属性的示例包括较差的信道制造材料例如，用于背板上的链接的FR4印刷电路板PCB、中间连接器、造成反射和振铃的通道、造成阻抗失配和反射的装置包等。[0003]决策反馈均衡器decisionfeedbackequalizer，DFE是广泛使用的用于消除以前传输的符号所生成的ISI的设备。如其名称所暗示的，DFE取已经解码的符号，以正确的加权对其求和并从正在解码的信号减去这个量。DFE的主要局限涉及反馈环路内的时序要求。附图说明[0004]从下面所给出的详细描述并从本披露的各实施例的附图将更加全面地理解本披露的实施例，然而这不应该被用来将本披露限制为所述特定实施例，而仅用于解释和理解。[0005]图1根据本披露的一些实施例展示了具有延迟弹性决策反馈均衡器DFE的接收器的一部分。[0006]图2展示了传统DFE。[0007]图3A根据本披露的一些实施例展示了延迟弹性DFE。[0008]图3B根据本披露的一些实施例展示了延迟弹性DFE。[0009]图4根据本披露的一些实施例展示了延迟弹性DFE。[0010]图5根据本披露的一些实施例展示了用于延迟弹性DFE的可变延迟电路。[0011]图6A根据一些实施例展示了对延迟进行调谐的并行或顺序操作（S卩，延迟适配）。[0012]图6B根据本披露的一些实施例展示了用于对可调谐的延迟（At进行调谐的流程图。[0013]图7根据一些实施例展示了具有延迟弹性DFE的智能装置或计算机系统或SoC片上系统）。具体实施方式[0014]在决策反馈均衡器DFE中，完全消除符号间干扰ISI需要发生在对当前数据符号做决策之前。因而，对于在决策电路中的分解时间、在决策电路中的传播时间（例如，图2的202、在DFE电路中的传播时间（例如，图2的204和205以及在减法器中的传播时间（例如，图2的201和206之和，除去ISI需要比信号作用区间所需的更小。所有这些延迟通常是取决于电压、温度、和过程PVT的延迟。在决策电路中的所述分解时间还可以是取决于信号的。[0015]随着ISI变得更加严重，应用了更多的DFE抽头并且出现了更复杂的DFE安排，从而减轻负载效应并使结构涉及更容易实现例如，半速率、四分之一速率等）。这些DFE安排方案布局起来更加复杂，并且在不同DFE抽头和DFE的不同路径之间匹配时序更加困难。[0016]一种用于缓解上述问题中的一些的技术是使用半速率DFE。半速率DFE可以将时序限制缓和因数1.5至2。推测性和回转型DFE方案或者延迟或者模糊允许更多传播时间的决策）同样可以缓解时序问题中的一些。半速率DFE通常可以用来实现DFE的第1个抽头，这可能是最难以实现的。时间借用（timeborrowing，S卩，对限幅器延迟时钟或相对于数据延迟DFE锁存器触发器中的时钟是另一种为了方便时序设计而使用的技术。然而，使用时间借用是PVT依赖性的并造成建立保持时序违反风险，并且会使设计的质量降级。[0017]而且，即使在使用上述技术时，保证跨PVT可变性不存在时序违反仍需要超裕度设计。这使得满足时序和性能限制成为挑战，尤其是由于近几年线速提高。[0018]传统上，只有DFE安排中的第一抽头被视为时序关键性的。然而，在低电压现代互补金属氧化物半导体CMOS技术（由于在接收器高速路径中可实现其对可用信号摆幅的限制并且需要通过对电路进行负载平衡来均衡带宽）中，可能在若干地方引入DFE反馈。结合高速输入输出（IO速率使用多个DFE抽头进一步使得满意满足时序要求。[0019]根据一些实施例，向DFE延迟结构或路径中引入了（多个可变延迟元件。在一些实施例中，通过反馈调整（多个可变延迟元件的延迟，从而实现最大性能。在一些实施例中，多个可变延迟元件不解决第一DFE抽头关键性的时序环路，然而，（多个可变延迟元件具有缓和时序设计并除去对所有其他DFE抽头调谐并满足时序所需的超裕度设计的能力。在一些实施例中，在闭环中以连续的方式进行对时序可变性的补偿，这对抗了电压和时序变化。[0020]根据一些实施例，如果在若干位置引入DFE的反馈（因为为了缓解荷载和信号峰值-平均问题有时是有益的），在逻辑延迟例如，被实现为触发器且每个DFE抽头单独地调谐之前或之后，可以引入若干延迟单位。这还可以作为在更复杂的DFE安排（比如半速率、四分之一速率等）中简化布局并补偿DFE抽头之间不均衡的路由和传播延迟的手段是有用的。虽然使用不归零制NRZ对各实施例进行示例化，还可以使用其他类型的信号传输。例如，在一些实施例中，可以使用其他调制类型像多级脉冲幅度调制PAM。多级PAM的示例是4级PAMPAM-4〇[0021]各实施例存在许多技术效果。例如，一些实施例允许更简单的时序设计，并且因此与传统DFE相比需要更少的超裕度设计来关闭DFE上的时序（S卩，不需要超裕度设计以补偿PVT可变性以及失配相关的延迟偏斜）。由于允许完成反馈信号回转，一些实施例允许更好地利用DFE动态范围。一些实施例使得与传统DFE相比更容易进行布局并通过布局优化除去路径延迟匹配。[0022]—些实施例允许对环境条件所引起的可变性进行动态和在线补偿。术语“环境条件”一般指可能造成同一DFE在不同时间收敛至不同值的温度和电压条件，因为回转稳定延迟取决于初始条件。一般会重要的是，同一DFE在不同时间收敛至相同的值，从而使得系统所达到的方案具有高置信度即，它是可重复的），这使得测试和一致更加简单。[0023]在一些实施例中，所讨论的机制还允许DFE模拟信号在下一次符号评估之前完全地稳定和稳定化。这样，各实施例不依赖于不确定时间中的稳定瞬间，但可以依赖于DFE电路所指示的固定完整摆动信号这样一般意味着更加可预测且更加可重复的操作）。各实施例提供了闭环方案而非预先硅调谐、工厂微调、或其他一次性调谐机制。[0024]在一些实施例中，当如参照图3B所述分批地减去ISI例如，在不同接收器放大器级的输出端使用若干求和点，从而除去严重的ISI并平衡放大器载荷时，所述的设备可以自适应地补偿取决于放大器电压和温度的延迟。与现有方案相比，一些实施例允许接收器以较低DFE功耗和较小布局复杂性水平满足高IO数据速率例如，超过25吉字节每秒GBPS或甚至32到56GBPS线速）。各实施例还提供了对抗抖动效应的更好弹性，因为DFE抽头被允许了更多的时间来稳定，从而使得稳定之后决策完成（同时DFE信号是平坦的并且不是回转的）。通过各实施例，其他技术效果将明显。[0025]在以下描述中，讨论了大量的细节从而提供对本披露的实施例更透彻的解释。然而，对于本领域技术人员将明显的是，无需这些具体细节也可以实践本公开的实施例。在其他实例中，以框图形式而非详细地示出了众所周知的结构和装置以避免模糊本披露的实施例。[0026]注意，在实施例的相应附图中，信号用线条表示。某些线条可能更厚从而指示更多的成分信号路径，和或在一端或多端具有箭头从而指示基本信息流动方向。此类指示并非旨在是限制性的。而是，这种线条与一个或多个示例性实施例结合使用以帮助更容易地理解电路或逻辑单元。任何表示的信号线如设计需要或偏好指示的）实际上可以包括可以在任意方向上传播的一个或多个信号，并且可以利用任何合适类型的信号方案来实现。[0027]在整个说明书中，并且在权利要求书中，术语“连接connected”指已连接的物体之间的直接电、逻辑、或无线连接，不存在任何中介装置。术语“耦合coupled”指或者已连接的物体之间的直接电或无线连接或者通过一个或多个无源或有源中介装置的简介连接。术语“电路”指被安排成彼此合作以提供期望功能的一个或多个无源和或有源部件。术语“信号”指至少一个电流信号、电压信号或数据时钟信号或逻辑信号。“一个a”、“一种an”以及“所述the”的意义包括复数的指代。“内（in”的意义包括“内”和“上”。[0028]术语“缩放scaling”指将设计示意性的和布局从一种过程技术转换至另一种过程技术并且后来在布局面积上减小。术语“缩放”一般还指在同一技术节点内缩小布局和装置尺寸。术语“缩放”还可以指相对于另一参数例如电源水平对信号频率的调整例如，放慢或加速一一即分别按比例放大、或按比例缩小）。术语“缩放”还可以指将电路的能力按比例放大或缩小，例如将许多均衡要素等按比例放大或缩小（即，扩大或减小电路的功能能力）。术语“基本上”、“接近”、“大约”、“近似”、和“约”一般指在目标值的+-20%内。[0029]除非另有说明，使用序数形容词“第一”、“第二”、“第三”等来描述公共对象，仅仅指示相同对象的不同实例被提及，并且不旨在暗示如此描述的对象必须在或者时间上、空间上、排名上、或以任何其它方式处于给定序列中。[0030]为了实施例的目的，各电路和逻辑块中的晶体管是金属氧化物半导体MOS晶体管，所述金属氧化物半导体晶体管包括漏极、元件、栅极、和升压端子。所述晶体管还包括三栅极和鳍型FET晶体管、圆柱体全包围栅场效应管、隧道FETTFET、方线、或矩形带状晶体管或实现与碳纳米管或自旋电子装置类似的晶体管功能的其他装置。MOSFET对称的源极和漏极端子即为完全相同的端子并且在此可互换地使用。另一方面，TFET装置具有非对称的源极和漏极端子。本领域技术人员将理解的是在不背离本披露范围的情况下可以使用其他晶体管，例如双极结晶体管——BJTPNPNPN、BiCMOS、CMOS、eFET等。术语“MN”指示n型晶体管例如，NM〇S、NPNBJT等），并且术语“MP”指示p型晶体管例如，PMOS、PNPBJT等）。[0031]图1根据本披露的一些实施例展示了具有延迟弹性DFE的接收器（Rx的一部分100。在一些实施例中，部分100包括用于接收输入信号的（多个焊盘、终端阻抗、可变增益放大器VGA101、和延迟弹性DFE102。在一些实施例中，部分100包括前端电路和前端均衡器103。前端均衡器的示例是前向馈通均衡器未示出）。虽然参照了差分信号传输来描述各实施例，所述实施例还适用于其他类型的信号传输。例如，一些实施例适用于单端信号传输、多级信号传输例如，脉冲幅度调制PAM、以及允许使用DFE进行均衡的其他星座。[0032]在焊盘接收具有ISI的输入数据信号。终端阻抗例如，50Ω被用来校正所接收的输入中的反射。在一些实施例中，终端阻抗被接地终止。一些实施例中，终端阻抗被共模电压Vcm偏置。Vcm可以由分压器例如，电阻器分压器和单位增益放大器生成。所接收的输入然后被VGA101放大以生成信号yk，其中，yk是VGA101的输出的数字表示。在一些实施例中，VGAl01或者在闭环中或者被固定的预定值调谐，从而选择上游电路处理起来舒适的信号电平。在一些实施例中，VGA101的输出是连续时域信号，所述连续时域信号然后被延迟弹性DFE102中的限幅器采样。根据各实施例，延迟弹性DFE102从yk消除或减少ISI。延迟弹性DFE和多个数据限幅器102的输出dk是ISI自由的信号或具有减小的ISI的信号），所述ISI自由的信号然后被进一步处理。[0033]在一些实施例中，部分100是高速IO的一部分。例如，部分100是以下各项的一部分：串行器并行器SERDES、以太网、无限带宽技术、兼容外围组件快速互连PeripheralComponentInterconnectPCIExpress，PCIe的接口、兼容串行高级技术附件（SATA的接口、兼容串行连接小型计算机系统SAS的接口、兼容通用串行总线USB的接口、!niel·.®快速路径互连QPI等。[0034]图2根据本披露的一些实施例展示了传统DFE200。传统DFE200包括求和器或减法器）201、限幅器202、延迟单元204、给数字信号添加权重以生成模拟信号的数模转换器DAC205、以及求和器206。求和器201从VGA101接收输入信号yk并生成输出zk。最初Z1J^yk相同。Zk然后被限幅器202接收，所述限幅器对输入数据进行采样并判断是逻辑一还是逻辑零。在此，采样时钟CLK还被延迟单元204-1至205-n接收，其中，V是整数。[0035]在一些实施例中，取决于实现方式例如，ISI的迫零、SN的最大化、MMSE实现等），以各种调谐目标，通过各种搜索方法、下降法、启发法或其他控制环路，或者手动地或者自动地调谐参照DAC205所描述的权重（S卩，W1—n，其中，‘η’是整数）。各实施例的一些DFE可以具有这些方法的混合。[0036]在此，第一反馈环路Wi涉及消除第一后体post-cursor的DFE200的第一抽头。所述第一反馈环路来自dk-^DACw、求和器206、到达求和器201。由于限幅器202还称为决策元件和DAC205取得决策值例如，dt-T并以就在限幅器202之前的求和点（S卩，求和器201和求和器206正确的加权将其转换成电流电压）的内在延迟，这个环路上不需要附加延迟元件。在此，T是信号作用间隔并且还被称为IUI—单位间隔，unitinterval持续时间，这是信号符号在所使用的传输速率、波特速率Baudrate等的持续时间。在一些实施例中，限幅器202中的采样提供了第一个抽头（S卩，第一反馈环路起作用所需的IUI数据延迟。在此类实施例中，不需要进一步的延迟。所述第一反馈环路一般呈现DFE200的关键时序路径。可以使用例如环路展开技术化解这个关键时序路径。[0037]多个较低反馈环路卿，穿过DACw^Wn的那些包含DFE200的其他抽头，并包括用于高达DFE深度在此，深度是‘η’）消除剩余后体的级联的延迟元件集合例如，触发器或锁存器等204。在一些实施例中，使用12速率的DFE设计（8卩，12速率DFE使用锁存器代替触发器FF。虽然参照了被实施为FF的延迟元件描述各实施例，本领域技术人员将理解可以使用其他形式的延迟元件例如，锁存器等）。[0038]在此，向非第一DFE抽头DAC的输入被来自204的FF的UI延迟所延迟。例如，向DACw2的输入域决策值是dt-2T;向DACw3的输入是dt-3T;向DACm的输入是dt-4T;并且向DACwj^输入是dt-nT。在一些实施例中，这分支不与限幅器202处的输入处的而是末VGA级即，VGA101的末级）的输入处的信号求和。这将VGA101的末级与时序预算相加从而创造另一关键时序路径。[0039]对所述时序路径如下描述。让：Xt_末VGA级的输入；yt-末VGA级的输出；z⑴-限幅器的输入；以及-限幅器的输出。限幅器202处的信号可以被表达为：或者在连续时域中，限幅器202的输入端处的信号可以被表达为：决策信号可以被表达为：其中，τ^τ2是限幅器202和触发器204卿，对延迟单元204-1至204-n中的每一个，其中，V是整I^时间到时钟的输出（即Tco，τ3是DAC205即，DAC205-1至205-n中的每一个的模拟稳定时间，并且T是一单位间隔UI持续时间。对于较低反馈环路忽略上部或第一反馈分支），组合方程1、2、和3导致：[0040]因此，为了DFE200的正确运行，设计伴随以下条件工作：即，为了DFE抽头1的正确运行，设计应该满足以下严格条件：为了其他DFE抽头（S卩，非第一DFE抽头）的正确运行，设计应该满足以下严格条件：[0041]满足这些条件具有挑战性，尤其是当考虑工艺变化以及装置被设计成要运行的不同温度时，并且随着DFE抽头的数量系数增加变得更加具有挑战性。如果Σα大于T，整个时序会被破坏，并且DFE200对ISI消除的贡献被抑制为DFE200可能完全无效的水平。[0042]根据一些实施例，使用可变延迟电路放松这个时序条件。[0043]图3A根据本披露的一些实施例展示了延迟弹性DFE300例如，DFE102。要指出的是，图3A的与任何其他附图的元件具有相同参考号或名称）的这些元件可以通过与所述的方式相似的任何方式运行或起作用，但并不限于此。参照图2描述图3A。[0044]在一些实施例中，延迟弹性DFE300包括求和器（或减法器）201、限幅器202、（多个可变延迟电路301、延迟单元204、给数字信号添加权重以生成模拟信号的DAC205、以及求和器206。在一些实施例中，求和器201从VGA101接收输入信号yk并生成输出zk。最初，Zk与yk相同。在一些实施例中，限幅器202的输出dk-i作为向可变延迟电路301的输入被接收，从而使得输出dk-i针对非第一DFE抽头（S卩，直接接收dk-j^DAC205的DAC输出Wl所生成的第一DFE抽头被延迟Δt。所述第一DFE抽头在此还被称为零DFE抽头。[0045]在一些实施例中，通过将可变延迟Δt包括至时钟和数据路径，DFE300与DFE200相反）以不同的方式将前一决策映射至其相对应的加权元件（即，DAC205。被加至数据路径的可变延迟Δt是301a。被加至时钟路径的可变延迟Δt是301b。数据路径从dki开始并且时钟路径从CLK开始。在此，用于信号和节点的标签被可互换地使用。例如，取决于句子的背景，CLK可以指时钟信号或携带所述时钟信号的节点。[0046]在一些实施例中，限幅器202的输出dk-i作为向可变延迟电路301的输入被接收，从而使得输出dk-!针对非第一抽头DFES卩，直接接收dk-J^DAC205的输出W1所生成的第一DFE抽头被延迟Δt。由于包括延迟Δt301，向非第一DFE抽头DAC的输入被延迟Δt。例如，向DACw2的输入或决策值是dt-Δt-T;向DACw3的输入是dt-Δt-2T;向DACm的输入是dt_Δt_3T;并且向t的输入是dt_Δt_n_lT。[0047]在一些实施例中，第一反馈环路（S卩，从限幅器202经过DACwjIj求和器206、求和器201并且然后回到限幅器202的环路）消除yk上的第一后体，同时第二反馈环路（S卩，从限幅器202、经过可变延迟单元301a、DACW2到达求和器206、求和器201并且返回限幅器202的环路）消除yk上的第二后体。在此，第二反馈环路包括第二DFE抽头路径（S卩，经过DACw2的路径），在此还称为非第一DFE路径其中，非第一DFE路径是经过DACw1的路径）。[0048]在一些实施例中，分别通过可变延迟电路301a和301b将可变延迟Δt包括至时钟和数据路径放松了如下所述的时序条件。在一些实施例中，伴随各自被加至时钟和数据路径的可变延迟At，求和器201在时间域中的输出Zk可以被表达为：注意，由于路由变化，与DFE200相比，指标在触发器延迟例如204-1至204-n上从i-1变化为i_2，这为时序预算增加了整个UI。在一些实施例中，DFE抽头2以模拟可变受控的延迟delta_tΔt连接至决策电路的输出。可以对这个延迟进行调谐，从而使得DFE抽头2的整体延迟致使其信号及时在限幅器的输入端稳定，以便接下来的决策。为了正确的DFE运行，现在通过以下方程给出等价的时序要求：[0049]在一些实施例中，DFE300可以正确地运行，即使内在电路延迟EiTi大于一个UI持续时间。通过以下方程给出At可以支持的延迟范围：或者或更大如果不存在时序问题的话--8a[0050]在一些实施例中，进入触发器FF's204或锁存器，用Z-1延迟元件表示）的时钟还可以被延迟相同的At，因此保证了以足够的建立保持时间对正确决策的适当锁存。在一些实施例中，决策的延迟与时钟的延迟之间的匹配可能不紧密（即，延迟At301a与延迟Δt301b之间可能存在少量差别）。在一些实施例中，延迟At301a和延迟At301b可以基本上相等。[0051]在一些实施例中，对DFE300中可变延迟电路203ab的延迟进行调谐（S卩，对延迟进行调整），直到绝对DFE系数之和最小化例如，减小），从而为跨所有DFE抽头适当稳定给出合理折中。在一些实施例中，通过有限状态机FSM、数字信号处理方法等对可变延迟电路的延时203ab进行调谐。图6A至图6B根据一些实施例描述了对延时电路进行调谐的方法。[0052]返回参照图3A，在一些实施例中，将延迟301加在数字延迟线204即，触发器、锁存器之前。在一些实施例中，将延迟301加在数字延迟线204之后且在每个抽头DAC权重205之前。在一些实施例中，当延迟301被置于数字延迟线204之前时，则数据和时钟延迟（即，301a和301b被一致地调谐或以其之间存的某种关系）。在一些实施例中，当延迟301被加在数字延迟线204之后时，每次延迟元件调谐可以被单独地调谐或通过遵守对总体进行优化的控制规则策略。[0053]图3B根据本披露的一些实施例展示了延迟弹性DFE320。要指出的是，图3B的与任何其他附图的元件具有相同参考号（或名称）的这些元件可以通过与所述的方式相似的任何方式运行或起作用，但并不限于此。参照图3A描述图3B。为了不使实施例模糊，描述了图3A与图3B之间的差别。[0054]在一些实施例中，DFE320包括多个增益级301a和301b;并且多个求和器322和326如所示的耦合在一起。虽然DFE320的实施例示出了两个增益级和两个求和器，可以使用两个以上。在一些实施例中，通过求和器201分批地而不是一次减去ISI。在一些实施例中，通过求和器326从最后一个增益级增益2310b的输出减去三个DFE抽头，并且从增益级增益1310a的输出减去剩余的DFE抽头。在其他实施例中，可以通过求和器326从最后一个增益级的输出减去任何数量的抽头。继续减去三个DFE抽头的示例，向限幅器202的输入可以被表达为：其中，T4是增益级增益2301b的延迟。本实施例的一种技术效果是：由于在增益2级301b之前减去了更多的ISI，使增益电路30Ib的设计变得容易。[0055]为了DFE320的正确运行，等价的时序要求被表达为：[0056]在一些实施例中，DFE320可以正确地运行，即使当内在电路延迟EiTi大于一个UI持续时间时。在一些实施例中，对于DFE320,可变延迟电路203ab应该支持的延迟（S卩，Δt的范围可以被表达为：即，为了DFE抽头1的正确运行，设计应该满足以下条件：为了其他DFE抽头（S卩，非第一抽头的正确运行，设计应该满足以下条件：[0057]虽然图3B的实施例展示了前三个抽头被求和器326减去并且剩余的抽头被求和器322减去，其他的抽头求和安排是可能的。例如，可以通过求和器326减去少于或多于三个抽头。[0058]在一些实施例中，对DFE320中可变延迟电路203ab的延迟进行调谐（S卩，对延迟进行调整），直到绝对DFE系数之和最小化，从而为跨所有DFE抽头适当回转给出合理折中。图6A至图6B根据一些实施例描述了对延时电路进行调谐的方法。[0059]返回参照图3B，在一些实施例中，DFE300320使用最小均方LMS、或其变体之一作为DFE适配方案（S卩，为了自适应地调整DFE抽头系数向量从而追踪衰落信道的动态，以便减小平方均衡误差）。在一些实施例中，DFE300320使用递推最小二乘法RLS作为DFE适配方案。在一些实施例中，DFE300320缓慢地调谐引入的延迟At即，比DFE适配方案更慢），直到DFE抽头的系数达到最小值针对达到这个值的最小延迟）。正确的延迟将允许DFE抽头稳定化在其响应的峰值并且就在限幅器202的采样时间完成其偏斜。[0060]在一些实施例中，将延迟301加在数字延迟线204即，触发器、锁存器等之前。在一些实施例中，将延迟301加在数字延迟线204之后且在每个抽头DAC权重205之前。在一些实施例中，当延迟301被置于数字延迟线204之前时，数据和时钟延迟（S卩，301a和301b被一致地调谐或以其之间存的某种关系）。在一些实施例中，当延迟301被加在数字延迟线204之后时，每次延迟元件调谐可以被单独地调谐或通过遵守对总体进行优化的控制法则。[0061]图4根据本披露的一些实施例展示了延迟弹性DFE400。要指出的是，图4的与任何其他附图的元件具有相同参考号（或名称）的这些元件可以通过与所述的方式相似的任何方式运行或起作用，但并不限于此。参照图3A描述图4。为了不使图4的实施例模糊，描述了图3A与图4之间的差别。[0062]在一些实施例中，DFE400包括多个可变延迟电路401代替图3A中的两个可变延迟电路301ab。在一些实施例中，可变延迟电路或元件401被置于所示的数字延迟Z-1单元204之后。在本实施例中，现在每个DFE抽头地使用延迟单元Z’。[0063]由于包括延迟401，向非第一DFE抽头DAC的输入被延迟了对应的延迟。例如，向DACw2的输入或决策值是dt-Δt-Τ;向DACw3的输入是dt-Δt2-2T;向DAC«的输入是d卜厶乜-31';并且向0厶〇^的输入是1卜么1-11-11'。在一些实施例中，延迟么乜、么仂、厶t3至Δtn是基本上相等的延迟。在一些实施例中，延迟Δtl、Δt2、Δt3至Δtn是不同的延迟。在一些实施例中，延迟Δ11、Δt2、Δt3至Δtn中的每一个受不同的延迟控制信号（穿过延迟301ab的对角线箭头所示所控制。在一些实施例中，延迟Δti、Δt2、Δt3至Δtn中的每一个受同样的延迟控制信号所控制。[0064]在一些实施例中，具有若干延迟（S卩，Δtl、Δt2、Δt3而非一个是要允许它们独立地适配。在此类实施例中，DFE向求和节点反馈的路径不必完全相同。在一些实施例中，通过对每个抽头路径中的延迟元件的正确调谐，单独地消除不同路由或负载条件所导致的延迟上的任何差别。[0065]图4的一些技术效果是其设计可以比图3A至图3B的DFE设计更加灵活。例如，DFE400的设计允许更加整体的优化并进一步使得DFE路由变简单。在一些实施例中，具有许多调谐点（每个DFE抽头的每一个）允许对这些DFE抽头单独地调谐从而单独地将每个抽头的稳定最大化。在此类情况下，避免了使用单一设置来对抽头进行调谐，其中，单一设置使组合稳定，但每个DFE抽头可能未能达到最优。通过去除与来自不同抽头的反馈上的延迟匹配的需要，获得了图4的另一技术效果。这样，会使得电路容易实现得多，并且还可以使能之前非常难以实现的四分之一速率DFE实现方式。在一些实施例中，半速率DFE方案可以与图4的实施例结合。在一些实施例中，四分之一速率DFE方案可以与图4的实施例结合。[0066]在一些实施例中，DFE400使用LMS作为DFE适配方案。在一些实施例中，DFE400使用RLS作为DFE适配方案。在一些实施例中，DFE400缓慢地（S卩，比DFE适配方案更慢调谐所引入的延迟AtS卩，Δtl、Δt2、Δt3、至Δtn，直到DFE抽头的系数达到虽小延迟被添加的最小值（即，单独选择每个系数或者选择系数子集）。调谐之后的延迟AtS卩，△t、△t2、Δt3、至Δtn将允许DFE抽头稳定化在其响应的峰值。这样，DFE400在限幅器202的采样时间完成其偏斜。[0067]图5根据本披露的一些实施例展示了用于延迟弹性DFE的可变延迟电路500例如，301ab和或401中的延迟电路之一）。要指出的是，图4的与任何其他附图的元件具有相同参考号（或名称）的这些元件可以通过与所述的方式相似的任何方式运行或起作用，但并不限于此。[0068]在一些实施例中，如所示的，可变延迟电路500包括具有晶体管MPl和MNl的第一延迟级、以及具有耦合在一起的晶体管MP2和MNl的第二延迟级。在一些实施例中，可以通过导通关断更多晶体管来调整对晶体管1?1、1^1、1^2、和1^2的驱动强度。例如，可以通过导通与晶体管MPl并联的更多晶体管（同样标记为晶体管MP1来提高晶体管MPl的强度。在一些实施例中，晶体管MPl和MNl的漏极端子耦合至In_b。在一些实施例中，可变电容装置Cl耦合至节点In_b。通过改变可变电容装置Cl的电容，从In到In_b的传播延迟发生变化。在一些实施例中，晶体管MP2和MN2的漏极端子耦合至输出（Out。在一些实施例中，可变电容装置C2耦合至节点输出（Out。通过改变可变电容装置C2的电容，从In_b到输出（Out的传播延迟发生变化。[0069]可变延迟电路301ab和或401中的延迟电路之一可以用其他设计实现电流贫瘠的反相器、具有选通电容负载指状物的反相器、模拟连续延迟元件、或可以处理接口信号传输速率或12、14等一些实现方式的速率的任何其他受控制的延迟块。在一些实施例中，可以使用任何数字输入和数字输出受控制的延迟单元来实现可变延迟电路301ab和或401中的延迟电路之一。在一些实施例中，可变延迟电路301401的受控延迟范围在0.5T与1.5T之间，其中，T是UI或位间隔时间。[0070]在一些实施例中，可变延迟电路可以用于通过模拟机制例如，通过改变延迟元件的传播延迟的受控电压电流偏置进行次UI调谐。在一些实施例中，可变延迟电路可以用于通过数字机制（例如，通过在DFE技术中控制有源晶体管限幅器的数量进行次UI调谐。在一些实施例中，反相器可以用作延迟元件，通过调谐每个晶体管的强度，或通过调谐负载电容的幅度乘法因数控制所述延迟元件。[0071]图6A根据一些实施例展示了对延迟进行调谐的并行或顺序操作600S卩，延迟适配）。在此，根据一些实施例，或者对于每个DFE抽头602,603,604,……60η并行地其中，‘η’是大于4的整数或者顺序地调谐301的）每个△t。在一些实施例中，每个DFE抽头具有唯一的可调谐延迟（At。在一些实施例中，每个延迟（Δt适配以将其本身的抽头系数最小化。参照图6B对每个DFE抽头中的流程图加以描述。[0072]图6B根据本披露的一些实施例展示了用于对可调谐的延迟（At进行调谐的流程图620。要指出的是，图6B的与任何其他附图的元件具有相同参考号或名称）的这些元件可以通过与所述的方式相似的任何方式运行或起作用，但并不限于此。[0073]虽然参照图6B的流程图中的框被按照具体顺序示出，动作的顺序可以更改。因而，可以按照不同的顺序执行所展示的实施例，并且某些动作框可以并行执行。根据某些实施例，图6B中所列出的框和或操作中的一些是可选的。所呈现的框的编号是为了清楚起见，并且不旨在规定各个框必须发生的操作顺序。另外，来自各流程的操作可以被以各种组合利用。[0074]在一些实施例中，有限状态机FSM执行或进行流程图620。在框621，FSM未示出）将可调谐延迟Δt301设置为大约IUI。在一些实施例中，FSM则选择扰动步骤ε，其中，ε可以是任意的或基于实验的扰动步骤一般非常小）。在框622，FSM等待DFE来适配设定的可调谐延迟At。等待时间可以是可编程的。等待时间可以取决于系数稳定性。[0075]在框623，FSM计算代价函数J，其中。代价函数J可以是任何类型的代价函数。例如，代价函数J可以是信噪比（SNR、作为本底噪声的均方误差MSE、误比特率BER、对DFE的稳定进行优化的成本函数等。出于解释图6B的目的，成本函数J是通过对DFE的稳定进行调谐而被优化的函数。在框624，FSM对延迟单元应用新的扰动△t新，其中，Δt新是Δt+ε。在框625，FSM使得DFE等待以适配新的延迟。等待时间可以是可编程的。等待时间可以取决于系数稳定性。[0076]在框626,计算新的J即，J新，其中，例如。在框627，FSM判断J新是否小于J-S，其中，δ即德耳塔是死区窗口。为了防止在阈值J周围快速摆动，加或减去δ，从而使得在区间J-S至J+δ内，系统中立。如果J新小于J-δ，过程前进至框624,否则过程前进至框628。在框628，FSM判断J新是否小于大于J+δ。如果J新不大于J+δ，则过程前进至框625,否则过程前进至框629。[0077]在框629，FSM改变扰动步骤ε的方向。改变方向的目的是适配另一面。例如，如果在下降搜索时达到了对于扰动步骤的同一方向的进一步进展不再减小J的点，改变扰动步骤的方向。在一些实施例中，代替改变扰动步骤的方向或结合改变扰动步骤的方向，扰动步骤大小可以减小并且再次尝试DFE适配。在达到这种方案时，DFE适配可以开始缓慢地在这个点周围摆动。然后，所述过程前进至框624。[0078]图7根据一些实施例展示了具有延迟弹性DFE的智能装置或计算机系统或SoC片上系统）。要指出的是，图7的与任何其他附图的元件具有相同参考号（或名称）的这些元件可以通过与所述的方式相似的任何方式运行或起作用，但并不限于此。[0079]图7展示了移动装置的实施例的框图，平坦表面接口连接器可以用于所述移动装置中。在一些实施例中，计算装置1600代表移动计算装置，如计算平板机、移动电话或智能电话、支持无线的电子阅读器、或其他移动装置。在一些实施例中，计算装置1600是服务器、微型服务器、存储服务器或通信服务器。在一些实施例中，计算装置1600是网络接口控制器NIC装置或开关装置。将理解的是，总体上示出了某些部件，且在计算装置1600中没有示出这种装置的全部部件。[0080]在一些实施例中，根据一些实施例所讨论的，计算装置1600包括具有延迟弹性DFE的第一处理器1610。计算装置1600其他块还可以包括一些实施例的延迟弹性DFE。本披露的各实施例还可以在内部包括网络接口1670比如无线接口，从而使得系统实施例可以并入无线装置，例如手机或私人数字助手。[0081]在一些实施例中，处理器1610和或处理器1690可以包括一或多个物理器件，如微处理器、应用处理器、微控制器、可编程逻辑器件、或其他处理装置。由处理器1610执行的处理操作包括于其上执行应用和或器件功能的操作平台或操作系统的执行。处理操作包括与人类用户的或与其他装置的与IO输入输出）有关的操作、与功率管理有关的操作、和或与将计算装置1600连接到另一个装置有关的操作。处理操作还可以包括与音频IO和或显示IO有关的操作。[0082]在一些实施例中，计算装置1600包括音频子系统1620,其代表与向计算装置提供音频功能相关联的硬件（例如，音频硬件和音频电路和软件（例如，驱动器、编解码器部件。音频功能可以包括扬声器和或耳机输出以及麦克风输入。用于这种功能的装置可以被集成到计算装置1600中或连接到计算装置1600。在一个实施例中，用户通过提供由处理器1610接收并处理的音频命令来与计算装置1600进行交互。[0083]在一些实施例中，计算装置1600包括显示子系统1630。显示子系统1630代表为用户提供视觉和或触感显示以便与计算装置1600进行交互的硬件例如，显示装置和软件例如，驱动器部件。显示子系统1630包括显示界面1632,该显示界面包括用于提供为用户提供显示的特定屏幕或硬件装置。在一个实施例中，显示界面1632包括与处理器1610分离的逻辑，用于执行与显示有关的至少一些处理。在一个实施例中，显示子系统1630包括向用户提供输出和输入的触摸屏或触摸板装置。[0084]在一些实施例中，计算装置1600包括IO控制器1640。IO控制器1640表示与用户的交互相关的硬件装置和软件部件。IO控制器1640可操作用于管理作为音频子系统1620和或显示子系统1630—部分的硬件。此外，IO控制器1640展示连接至计算装置1600的附加装置的连接点，通过所述连接点用户可以与该系统进行交互。例如，可以附接到计算装置1600的装置可以包括麦克风装置、扬声器或立体声系统、视频系统或其他显示装置、键盘或键板装置、或者如读卡器或其他装置的用于特定应用的其他IO装置。[0085]如上所述，IO控制器1640可以与音频子系统1620和或显示子系统1630进行交互。例如，通过麦克风或其它音频装置的输入可为计算装置1600的一个或多个应用或功能提供输入或命令。此外，替代或除了显示输出之外，还可以提供音频输出。在另一个示例中，如果显示子系统1630包括触摸屏，则该显示装置还充当输入装置，其可以通过IO控制器1640至少部分地进行管理。在计算装置1600上还可以有额外的按钮或开关用于提供由IO控制器1640管理的IO功能。[0086]在一些实施例中，IO控制器1640管理装置，如加速度度计、照相机、光传感器或其它环境传感器、或可以被包括在计算装置1600中的其它硬件。输入可为直接用户交互的一部分，以及向系统提供环境输入以影响其操作如，过滤噪声、调整用于亮度检测的显示、将闪存应用于照相机或者其他特征）。[0087]在一些实施例中，装置1600包括电源管理1650,该电源管理对电池电量使用、电池充电以及与节电操作有关的特征进行管理。存储器子系统1660包括用于将信息存储在计算装置1600中的存储器装置。存储器可以包括非易失性（即使存储器装置断电也不改变状态）和或易失性（如果存储器装置断电则状态不定存储器装置。存储器子系统1660可以存储应用数据、用户数据、音乐、照片、文档或其他数据，以及与计算装置1600的应用和功能的执行有关的系统数据长期的或者临时的）。[0088]实施例的元件还作为用于存储计算机可执行指令例如，用于实现在此所讨论的任何其他过程的指令的机器可读介质（例如，存储器1660被提供。所述机器可读介质（例如，存储器1660可以包括但不限于闪存存储器、光盘、CD-R0M、DVDR0M、RAM、EPR0M、EEPR0M、磁性或光学卡、相变存储器PCM、或适用于存储电子或计算机可执行指令的其他类型机器可读介质。例如，本披露的实施例可以被作为计算机程序例如，BIOS下载，所述程序可以通过通信链路例如，调制解调器或网络连接）以数据信号的方式被从远程计算机例如，服务器转移至进行请求的计算机例如，客户端）。[0089]在一些实施例中，计算装置1600可以包括连接1670。连接1670包括硬件装置（例如，无线和或有线连接器以及通信硬件和软件部件例如，驱动器、协议栈），以使计算装置1600与外部装置进行通信。计算装置1600可以是单独的装置如其他计算装置、无线接入点或基站）以及外围装置如耳机、打印机或其它装置）。[0090]连接1670可以包括多种不同类型的连接。出于概括，以蜂窝连接1672和无线连接1674展示了计算装置1600。蜂窝连接1672总体上指的是由无线载波提供的蜂窝网络连接，如，经由GSM全球移动通信系统或其变体或衍生体、CDMA码分多址或其变体或衍生体、TDM时分复用或其变体或衍生体、或其变体或衍生体或者其他蜂窝服务标准提供的。无线连接（或无线接口）1674指非蜂窝的无线连接，并且可以包括个人局域网（如，蓝牙、近场等）、局域网（例如，Wi-Fi和或广域网（例如，WiMX，或者其他无线通信。[0091]在一些实施例中，计算装置1600可以包括外围连接1680。外围连接1680包括用于进行外周连接的硬件接口和连接器，以及软件部件例如，驱动器、协议栈）。应理解的是，计算装置1600可以是到其他计算装置的外围装置1682的“到”），也可以具有连接到其的外围装置（1684的“来自”）。计算装置1600通常具有用于连接到其他计算装置的“对接”连接器，以用于如管理例如，下载和或上载、更改、同步计算装置1600上的内容。此外，对接连接器可以允许计算装置1600连接到特定外围装置，该特定外围装置允许计算装置1600控制例如到视听或其他系统的内容输出。[0092]除了专用的对接连接器或其他专用连接硬件以外，计算装置1600可以经由基于公共或标准的连接器进行外围连接1680。公共类型可以包括通用串行总线USB连接器其可以包括任意数量的不同硬件接口）、包括小型显示端口（MDP的显示端口、高清晰度多媒体接口（HDMI、火线、以太网、无限带宽技术、？^、3414、343、或其他类型。[0093]说明书中对“实施例”、“一个实施例”、“一些实施例”、或“其他实施例”的引用意味着结合实施例描述的特定特征、构造或特性包括在至少一些实施例中，但不必是全部实施例。“实施例”、“一个实施例”或“一些实施例”的多处出现不必全部指代相同的实施例。如果说明书陈述组件、特征、构造或特性“可以may”、“可能might”、或“可could”被包括，则那个特定组件、特征、构造或特性不要求被包括。如果说明书或权利要求书提及“一a”或“一个an”要素，则那并非意味着仅存在一个要素。如果说明书或权利要求书提及“一个附加的anadditional”要素，则那并不排除存在多于一个的附加要素。[0094]此外，在一个或多个实施例中，可以以任何适当的方式来组合特定特征、结构功能、或特性。例如，第一实施例可以与第二实施例在任何地方进行组合，其中，与这两个实施例相关联的具体特征、结构、功能或特性不相互排斥。[0095]虽然对披露已经结合其特定实施例加以描述，鉴于前述说明，此类实施例的许多替代方案、更改和改变将是本领域技术人员清楚的。例如，其他存储器架构例如，动态RAMDRAM可以使用所讨论的实施例。本披露的实施例旨在涵盖落入所附权利要求书广阔范围内的全部此类替代方案、修改和改变。[0096]另外，为了简化图示和讨论以及为了不使本披露不清晰，可以在所呈现的图内示出或不示出与集成电路IC芯片和其他部件的熟知的电力接地连接。此外，安排可以以框图的形式示出，以避免模糊本披露，并且还鉴于以下事实:关于完成这样的框图安排的实现方式的细节高度依赖于在其中实现本披露的平台，即，这样的细节应当完全处在本领域技术人员的视界中。特定细节例如，电路被阐述以便描述本披露的示例性实施例，对本领域技术人员来说应当显而易见的是:本披露可以在无需这些细节或者采用这些实施例细节的变化的情况下被实践。描述因此被视为是说明性的而非限制性的。[0097]下面的示例涉及进一步的实施例。可在一个或多个实施例中的任何地方使用示例中的细节。还可以关于方法或过程实现在此所述设备的所有可选特征。[0098]例如，提供了一种设备，所述设备包括:求和器;限幅器，所述限幅器用于从所述求和器接收输入;第一反馈环路，用于消除第一后体，所述第一反馈环路通过将所述限幅器耦合至所述求和器形成环路；以及第二反馈环路，用于消除第二后体，所述第二反馈环路通过将所述第一反馈环路的输入端耦合至所述求和器形成环路，其中，所述第二反馈环路在其输入端处具有可编程延迟。[0099]在一些实施例中，所述第二反馈环路用于接收所述限幅器的输出以及时钟信号，并且其中，所述可编程延迟包括用于延迟所述限幅器的所述输出的第一可编程延迟以及用于延迟所述时钟信号的第二可编程延迟。在一些实施例中，所述第一和第二可编程延迟被定位成使得:继所述第一反馈环路之后的反馈环路接收所述限幅器的所述经延迟的输出以及所述经延迟的时钟信号。[0100]在一些实施例中，所述第一和第二可编程延迟具有大于或等于半个Ui的延迟。在一些实施例中，所述第一和第二可编程延迟具有小于或等于一个半UI的延迟。在一些实施例中，所述第一和第二可编程延迟具有基本上相等的延迟。[0101]在一些实施例中，所述第一可编程延迟不同于所述第二可编程延迟。在一些实施例中，所述求和器包括:第一求和器以及第二求和器，其中，所述第一和第二求和器耦合至增益级。在一些实施例中，所述第一和第二反馈环路通过耦合至所述第一求和器形成对应的环路。在一些实施例中，包括继所述第一和第二反馈环路之后的反馈环路，其中，所述之后的反馈环路中的至少一个是通过耦合至所述第二求和器形成的。在一些实施例中，所述可编程延迟向数字延迟单元提供输出。在一些实施例中，所述可编程延迟接收数字延迟单元的输出，其中，所述数字延迟单元用于延迟所述限幅器的输出。[0102]在另一示例中，提供了一种系统，所述系统包括:存储器;处理器，耦合至所述存储器，所述处理器具有根据上述设备的接收器；以及无线接口，所述无线接口用于允许所述处理器耦合至另一装置。[0103]在另一示例中，提供了一种设备，所述设备包括:DFE，具有第一DFE抽头路径以及非第一DFE抽头路径，其中，所述DFE在所述非第一DFE抽头路径的信号路径中包括可变延迟电路。在一些实施例中，所述可变延迟电路接收所述DFE的数字延迟单元的输出。在一些实施例中，所述可变延迟电路向所述DFE的数字延迟单元提供输出。在一些实施例中，所述可变延迟电路具有小于或等于一个半UI的延迟。在一些实施例中，所述可变延迟电路具有大于或等于半个UI的延迟。[0104]在另一示例中，提供了一种系统，所述系统包括:存储器;处理器，耦合至所述存储器，所述处理器具有根据上述设备的接收器；以及无线接口，所述无线接口用于允许所述处理器耦合至另一装置。[0105]在另一示例中，提供了一种方法，所述方法包括：由第一反馈环路消除第一后体，所述第一反馈环路通过将限幅器耦合至求和器形成环路；以及由第二反馈环路消除第二后体，所述第二反馈环路通过将所述第一反馈环路的输入端耦合至所述求和器形成环路，其中，所述第二反馈环路在其输入端处具有可编程延迟。在一些实施例中，所述方法包括：由所述第二反馈环路接收所述限幅器的输出以及时钟信号；由所述可编程延迟的第一可编程延迟对所述限幅器的所述输出进行延迟；以及由所述可编程延迟的第二可编程延迟对所述时钟信号进行延迟。[0106]在一些实施例中，所述第一和第二可编程延迟被定位成使得:继所述第一反馈环路之后的反馈环路接收所述限幅器的所述经延迟的输出以及所述经延迟的时钟信号。在一些实施例中，所述第一和第二可编程延迟具有大于或等于半个UI的延迟。在一些实施例中，所述第一和第二可编程延迟具有小于或等于一个半UI的延迟。[0107]在一些实施例中，所述第一和第二可编程延迟具有基本上相等的延迟。在一些实施例中，所述第一可编程延迟不同于所述第二可编程延迟。在一些实施例中，所述方法包括：向数字延迟单元提供输出，所述数字延迟单元与所述可编程延迟耦合。[0108]在另一示例中，提供了一种设备，所述设备包括:用于由第一反馈环路消除第一后体的装置，所述第一反馈环路通过将限幅器耦合至求和器形成环路；以及用于由第二反馈环路消除第二后体的装置，所述第二反馈环路通过将所述第一反馈环路的输入端耦合至所述求和器形成环路，其中，所述第二反馈环路在其输入端处具有可编程延迟。[0109]在一些实施例中，所述设备包括：用于由所述第二反馈环路接收所述限幅器的输出以及时钟信号的装置;用于由所述可编程延迟的第一可编程延迟对所述限幅器的所述输出进行延迟的装置；以及用于由所述可编程延迟的第二可编程延迟对所述时钟信号进行延迟的装置。在一些实施例中，所述第一和第二可编程延迟被定位成使得:继所述第一反馈环路之后的反馈环路接收所述限幅器的所述经延迟的输出以及所述经延迟的时钟信号。在一些实施例中，所述第一和第二可编程延迟具有大于或等于半个UI的延迟。在一些实施例中，所述第一和第二可编程延迟具有小于或等于一个半UI的延迟。[0110]在一些实施例中，所述第一和第二可编程延迟具有基本上相等的延迟。在一些实施例中，所述第一可编程延迟不同于所述第二可编程延迟。在一些实施例中，所述方法向数字延迟单元提供输出，所述数字延迟单元与所述可编程延迟耦合。[0111]提供了摘要将允许读者断定本技术披露的本质和主旨。基于其将不被用于限制权利要求书的范围或者含义的理解提交所述摘要。据此将以下权利要求结合到具体实施方式中，其中每一项权利要求独立地代表一个单独的实施例。

权利要求：1.一种设备，包括：求和器；限幅器，所述限幅器用于从所述求和器接收输入；第一反馈环路，用于消除第一后体，所述第一反馈环路通过将所述限幅器耦合至所述求和器来形成环路；以及第二反馈环路，用于消除第二后体，所述第二反馈环路通过将所述第一反馈环路的输入耦合至所述求和器来形成环路，其中，所述第二反馈环路在其输入处具有可编程延迟。2.如权利要求1所述的设备，其中，所述第二反馈环路用于接收所述限幅器的输出以及时钟信号，并且其中，所述可编程延迟包括用于延迟所述限幅器的所述输出的第一可编程延迟以及用于延迟所述时钟信号的第二可编程延迟。3.如权利要求2所述的设备，其中，所述第一和第二可编程延迟被定位成使得:继所述第一反馈环路之后的反馈环路接收所述限幅器的所述经延迟的输出以及所述经延迟的时钟信号。4.如权利要求2所述的设备，其中，所述第一和第二可编程延迟具有大于或等于半个单位间隔UI的延迟。5.如权利要求2所述的设备，其中，所述第一和第二可编程延迟具有小于或等于一个半单位间隔UI的延迟。6.如权利要求2所述的设备，其中，所述第一和第二可编程延迟具有基本上相等的延迟。7.如权利要求2所述的设备，其中，所述第一可编程延迟不同于所述第二可编程延迟。8.如权利要求1所述的设备，其中，所述求和器包括：第一求和器；以及第二求和器，其中，所述第一和第二求和器耦合至增益级。9.如权利要求8所述的设备，其中，所述第一和第二反馈环路通过耦合至所述第一求和器来形成相应的环路。10.如权利要求9所述的设备，包括继所述第一和第二反馈环路之后的反馈环路，其中，所述之后的反馈环路中的至少一个是通过耦合至所述第二求和器形成的。11.如权利要求1所述的设备，其中，所述可编程延迟向数字延迟单元提供输出。12.如权利要求1所述的设备，其中，所述可编程延迟接收数字延迟单元的输出，其中，所述数字延迟单元用于延迟所述限幅器的输出。13.—种设备，包括：决策反馈均衡器DFE，所述决策反馈均衡器具有第一DFE抽头路径以及非第一DFE抽头路径，其中，所述DFE在所述非第一DFE抽头路径的信号路径中包括可变延迟电路。14.如权利要求13所述的设备，其中，所述可变延迟电路接收所述DFE的数字延迟单元的输出。15.如权利要求13所述的设备，其中，所述可变延迟电路向所述DFE的数字延迟单元提供输出。16.如权利要求13所述的设备，其中，所述可变延迟电路具有小于或等于一个半单位间隔UI的延迟。17.如权利要求13所述的设备，其中，所述可变延迟电路具有大于或等于半个单位间隔UI的延迟。18.—种系统，包括：存储器；处理器，耦合至所述存储器，所述处理器具有接收器，所述接收器具有根据设备权利要求1至12中任意一项所述的设备；以及无线接口，所述无线接口用于允许所述处理器耦合至另一装置。19.一种系统，包括：存储器；处理器，耦合至所述存储器，所述处理器具有接收器，所述接收器具有根据设备权利要求13至17中任意一项所述的设备；以及无线接口，所述无线接口用于允许所述处理器耦合至另一装置。20.一种方法，包括：由第一反馈环路消除第一后体，所述第一反馈环路通过将限幅器耦合至求和器来形成环路；以及由第二反馈环路消除第二后体，所述第二反馈环路通过将所述第一反馈环路的输入耦合至所述求和器来形成环路，其中，所述第二反馈环路在其输入处具有可编程延迟。21.如权利要求20所述的方法，包括：由所述第二反馈环路接收所述限幅器的输出以及时钟信号；由所述可编程延迟的第一可编程延迟对所述限幅器的所述输出进行延迟；以及由所述可编程延迟的第二可编程延迟对所述时钟信号进行延迟。22.如权利要求21所述的方法，其中，所述第一和第二可编程延迟被定位成使得:继所述第一反馈环路之后的反馈环路接收所述限幅器的所述经延迟的输出以及所述经延迟的时钟信号。23.如权利要求21所述的方法，其中，所述第一和第二可编程延迟具有大于或等于半个单位间隔UI的延迟。24.如权利要求21所述的方法，其中，所述第一和第二可编程延迟具有小于或等于一个半单位间隔UI的延迟。25.如权利要求21所述的方法，其中，所述第一和第二可编程延迟具有基本上相等的延迟。

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