申请/专利权人:Arm有限公司
申请日:2020-03-23
公开(公告)日:2021-10-12
公开(公告)号:CN113498507A
主分类号:G06F9/30(20060101)
分类号:G06F9/30(20060101);G06F9/38(20060101)
优先权:["20190805 US 16/531,208"]
专利状态码:在审-实质审查的生效
法律状态:2022.08.16#实质审查的生效;2021.10.12#公开
摘要:一种设备包括:指令译码器和处理电路系统。响应于规定至少一个输入数据结构识别符和输出数据结构识别符的数据结构处理指令,指令译码器控制处理电路系统对至少一个输入数据结构执行处理操作以产生输出数据结构。每个输入输出数据结构包括对应于多个内存地址的数据排列。设备包括一个或多个数据结构元数据缓存器的两个或多个集合,每个集合与对应数据结构识别符相关联并且经指定为储存指示地址的元数据,用于识别由对应数据结构识别符识别的数据结构的内存地址。
主权项:1.一种设备,包括:一指令译码器,用于译码指令;以及处理电路系统,用于响应于由所述指令译码器译码的所述指令而执行数据处理;其中:响应于规定至少一个输入数据结构识别符和一输出数据结构识别符的一数据结构处理指令,所述指令译码器经配置为控制所述处理电路系统对由所述至少一个输入数据结构识别符识别的至少一个输入数据结构执行一处理操作,以产生由所述输出数据结构识别符识别的一输出数据结构;所述至少一个输入数据结构和所述输出数据结构各自包括对应于多个内存地址的一数据排列;并且所述设备包括一个或多个数据结构元数据寄存器的多个集合,一个或多个数据结构元数据寄存器的每个集合与一对应数据结构识别符相关联并且经指定为保存指示地址的元数据,所述元数据识别由所述对应数据结构识别符识别的所述数据结构的所述多个内存地址。
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