申请/专利权人：应用材料公司;法国国家科研中心;法国原子能源与替代能源委员会

申请日：2015-07-03

公开（公告）日：2021-11-19

公开（公告）号：CN108140668B

主分类号：H01L29/04(20060101)

分类号：H01L29/04(20060101);H01L29/20(20060101);H01L21/02(20060101)

优先权：

专利状态码：有效-授权

法律状态：2021.11.19#授权;2018.07.06#实质审查的生效;2018.06.08#公开

摘要：本发明公开一种半导体器件，该半导体装置具有：半导体基板，该半导体基板具有含1,0,0平面和1,1,0平面的晶体结构和在1,1,0平面的方向上与该1,0,0平面形成约0.3度至约0.7度的角度的表面；和形成在该半导体基板上的化合物半导体层。该化合物半导体层无反相畴界且具有介于约200纳米至约1000纳米之间的厚度。

主权项：1.一种半导体器件，包括：半导体基板，所述半导体基板包括硅或锗并且具有包含1,0,0平面和1,1,0平面的晶体结构和在所述1,1,0平面的方向上与所述1,0,0平面形成0.3度至0.7度的角度的错切表面；和外延化合物半导体层，所述外延化合物半导体层直接形成在所述错切表面上，所述化合物半导体层包括III族元素和V族元素并且不含反相畴界缺陷，其中在形成所述外延化合物半导体层之前，所述半导体基板在介于700℃至900℃之间的温度下被热处理；并且其中所述外延化合物半导体层具有介于200纳米至1000纳米之间的厚度。

全文数据：半导体器件技术领域[0001]本公开内容的实施方式一般涉及半导体器件和制造半导体器件的方法。更具体言之，文中所述实施方式涉及用于使用化合物半导体材料进行外延的方法和设备。背景技术[0002]外延是一种涉及在层中以化学方式将材料添加到表面的工艺。此种工艺常用于半导体处理中以用来建构逻辑部件、存储器和光电子器件的某些部件。在用来制造逻辑部件的典型工艺中，晶体管的沟道部件是外延形成在硅基板上。越来越多的沟道部件是使用与硅晶体结构具有不同晶体结构的材料来形成。在逻辑部件、存储器和光电子器件类型的其他有源器件区域中也出现类似情况。其中，令人感兴趣的材料为化合物半导体，例如IIIV族材料（由周期表中的III族及V族元素所形成材料组合）。当在非极性的硅基板之上生长材料时，除了会因与硅在晶格尺寸上不匹配而出现缺陷之外，IIIV族材料的极性也可能产生反相畴界Anti-PhaseBoundary，APB缺陷。需要可在娃基板上形成低缺陷或零缺陷的IIIV层的方法以用来制造这些材料的高质量层。发明内容[0003]本公开内容的实施方式提供一种半导体器件，该半导体器件包括半导体基板，且该半导体基板具有包含〈1，〇，〇平面和〈1，1，〇平面的晶体结构和在该〈1，1，〇平面的方向上与该〈1，0，0平面形成约0.3度至约0.7度的角度的表面;和形成在该半导体基板上的化合物半导体层。该化合物半导体层不含反相畴界且具有介于约200纳米至约1000纳米之间的厚度。[0004]还公开一种形成半导体器件的方法，该方法包括在具有包含〈1，0,0平面和〈1，1，〇平面的晶体结构的半导体基板上形成表面，该表面在该〈1，1，〇平面的方向上与该〈1，〇，〇平面形成约0.3度至约0.7度的角度;和使用外延工艺在该表面上形成不含反相畴界的化合物半导体层。该外延工艺一般包括在外延腔室中设置该半导体基板，使该基板维持在介于约300°C至约800°C之间的温度，使该外延腔室中的压力维持在约1毫托尔mTorr至约600托尔Torr之间，和使该基板暴露于包含III族前驱物和V族前驱物的气体混合物下。附图说明[0005]图1是根据一个实施方式的半导体器件的示意侧视图。[0006]图2是概述另一实施方式的方法的流程图。[0007]图3是在具有各种轻微错向的硅上生长的GaAs层的高分辨率-X射线衍射GaAs004波峰半高宽数据和原子力显微镜AFM数据。[0008]图4是在0.5°错切miscut且趋近精确定向为001的Si基板上生长的GaAs层的AFM数据。[0009]图5是与在具有Ge缓冲层的0.3°偏移切割offcut基板上生长的GaAs层相关的沿三轴组态中的）（004方向所进行的高分辨率-X射线衍射ω-2Θ扫描结果。[0010]图6是在具有Ge缓冲层的0.1°、0.3°和0.5°偏移切割基板上生长的GaAs层的AFM图像。[0011]图7是从在Ge缓冲偏移切割基板上生长的数个样品所测量而得的反相畴界线性密度APBD图。[0012]图8是AFM图像，该AFM图像示出Ge应变弛豫缓冲层SRB的表面形貌例如在某些实施方式中可在其上GaAs生长开始的表面）。[0013]为便于了解，尽可能地使用相同附图标记来标示附图中共通的相同元件。且无需特别说明便可思及到，一个实施方式中所公开的元件可有利地应用在其他实施方式中。具体实施方式[00M]在此公开内容中，术语“顶部”、“底部”、“侧边”、“上方”、“下方”、“上”、“下”、“向上”、“向下”、“水平”、“垂直”及诸如此类术语并非指绝对方向。反之，这些术语意指相对于该腔室的基础平面例如与该腔室的基板处理表面平行的平面而言的方向。[0015]图1是根据一个实施方式的半导体器件100的示意侧视图。半导体器件100包括半导体基板102和形成在该半导体基板102上的化合物半导体层104。视情况需要，可在半导体基板102与化合物半导体层104之间形成半导体层106,例如硅层、锗层或任何组成的硅-锗层。[0016]半导体基板102具有包含如图1中虚线所示的〈1，0,0平面108和〈1，1，0平面110的晶体结构。半导体基板102还具有表面112,且该表面112与〈1，0,0平面108形成角度Θ。图1中的角度Θ经过夸大以求容易绘图说明。通过从该〈1，〇,〇方向（诸如〈1，〇,〇平面108开始如箭头114所示般圆形地朝向该〈1，1，0方向扫过一平面得到约0.3度至约0.7度的角度，而界定出该角度Θ。因此，在〈1，1，〇方向上，该角度Θ为约0.3度至约0.7度，或约0.5度±0.2度。[0017]在本技术领域中，该表面112通常是所谓的“错切”，意指从晶锭上沿着〈1，0,0平面切下基板但因具有微小的误差而导致“错切”。在此情况下，可能认为该半导体基板102具有介于约0.3度至约0.7度或约0.5度±0.2度之间的错切。该半导体基板可为硅、锗或硅与锗的混合物，和或该半导体基板可能具有涂层而使得该表面112为硅层、锗层或硅与锗的混合物层。[0018]该化合物半导体层104—般是IIIV族材料。该材料中的III族元素通常选自于由铟和镓所构成的组中，且有时可选用铝，并且该材料中的V族元素通常选自于由磷、砷和锑所构成的组中。可使用由III族元素所形成的混合物，并且可使用由V族元素所形成的混合物。[0019]利用外延工艺在该半导体表面112上或视需要可在该半导体表面112上形成该化合物半导体层达到介于约200纳米至约1000纳米之间（例如介于约400纳米至约800纳米之间）的厚度，例如约600纳米的厚度。该半导体基板102设置在外延腔室中，在约1毫托尔至约600托尔的减低压力下加热该半导体基板102至介于约300°C至约800°C之间的温度，并且使该半导体基板102暴露在包含一或更多种III族前驱物和一或更多种V族前驱物的气体混合物下。所述ΠΙ族前驱物可为III族烷基化合物groupIIIalkyls，例如三甲基铟、三甲基镓或三甲基铝。所述V族前驱物可为氢化物（例如磷化氢、砷化氢或铺化氢）或烧基化合物例如，叔丁基砷、叔丁基磷或叔丁基锑。该气体混合物也可包含惰性气体例如氩气、氦气或氮气及反应控制气体例如氢气）。该选用性的半导体层106可为硅层、锗层或硅与锗的混合物，该半导体层106可形成在该表面112与该化合物半导体层104之间的表面112上。[0020]本案发明人发现，在形成该化合物半导体之前，先使半导体基板在介于约700Γ至约900°C之间的温度下进行热处理之后，在该半导体基板上（例如具有表面112的基板102上所形成的化合物半导体层例如化合物半导体层104可在达到约200纳米至约1000纳米之间的厚度中不含反相畴界缺陷。使用具有与该基板102上述性质不同性质的基板依照相同工艺来形成相同层时，需要在至少950°C的温度下进行热处理才可能不含反相畴界缺陷。[0021]图2是概述另一实施方式的方法200的流程图。在步骤202,得到具有一表面的结晶半导体基板，该表面与该晶体结构的〈1，〇,〇平面形成约0.3度至约0.7度的角度。可以任何所欲的方式例如清洁，例如等离子体清洁或湿式清洁或研磨来制备该表面。该基板可为硅、锗或硅与锗的混合物。[0022]在步骤204,使该基板于氢气存在的情况下在介于约700°C至900°C之间的温度及在约1托尔至约600托尔的压力下进行热处理持续约1分钟和约10分钟之间的时间。该热处理促使在该基板的硅中形成期望的表面结构以用于生长出具有最少反相畴界密度的III-V族层。该表面结构包括台阶steps和阶地terraces，其中所述台阶可具有一个原子层至数个原子层的高度。该基板具有在0.3至0.7度的微小错切可减少进行更高强度热处理的需求便可实现所期望的表面结构。[0023]在步骤206,该基板视情况需要可涂覆有锗膜。为实现锗膜，可将该基板置于膜形成腔室中（例如外延腔室或CVD腔室，例如可置于IV族外延腔室中），并将锗前驱物例如，氢化锗或烷基锗化合物，例如锗烷、二锗烷或叔丁基锗烧）引入该腔室内且视情况需要可使用惰性气体例如氩气、氦气或氮气及视情况需要可使用氢气。该基板维持处在介于约400°C至800°C之间的温度例如维持在约600°C，并且该腔室维持在约1毫托尔至约100托尔之间的压力，例如维持约10托尔。可通过在从成核到大量沉积的生长程序中的不同阶段处改变该腔室中的温度、压力和锗前驱物与其他气体的比例来调整该沉积膜的生长速率和质量。[0024]在步骤208,在该基板上、该半导体基板的该表面上或视情况可在该锗层上形成化合物半导体层。该基板放置在可进行操作以在该基板上形成化合物半导体层例如IIIV族层的膜形成腔室中。该腔室可为分子束外延MBE腔室或MOCVD外延腔室，所述腔室具有多个前驱物来源及可选择的不同流动路径以用于将所述前驱物来源在不混合的情况下引导至该腔室。[0025]将III族前驱物和V族前驱物引入该腔室以形成IIIV族化合物半导体层。可使用的III族前驱物包括铟前驱物和镓前驱物，且视情况需要可混合有铝前驱物。示例性的III族前驱物包括烷基铟化合物（例如，三甲基铟、三乙基铟或三叔丁基铟）、烷基镓化合物（例如，三甲基镓、三乙基镓或三叔丁基镓和烷基铝化合物例如，三甲基铝或三乙基铝）。[0026]可使用的V族前驱物包括磷前驱物、砷前驱物和锑前驱物。示例性的V族前驱物包括V族氢化物和具有取代基（substituted的氢化物，例如磷化氢化合物phosphines和烧基膦化合物alkylphosphines、砷化氢化合物arsines和烧基胂alkylarsines和铺化氢化合物和烷基锑化物。磷化氢和叔丁基膦是可使用的一些示例性膦化合物。砷化氢和叔丁基胂是可使用的一些示例性胂化合物。锑化氢和三甲基锑是可使用的一些示例性锑源。[0027]若III族前驱物和V族前驱物在周遭环境温度下可互相反应，则可经由不同路径将III族前驱物和V族前驱物引至该腔室，以防止前驱物预先混合。可使用III族前驱物的混合物，并且可使用V族前驱物的混合物。[0028]该基板维持处在介于约300°C至800°C之间（例如在介于约400°C至600°C之间）的温度，例如维持约500°C，并且该腔室压力维持在约1毫托尔至约100托尔之间，例如维持约10托尔。在将前驱物引入该腔室之前，可通过使惰性气体流经该腔室来建立该腔室压力。可使用已加热的基板支撑件来加热该基板以维持该基板温度，该基板支撑件可为电阻加热式基板支撑件或辐射加热式基座。在某些情况中，也可通过直接辐射加热该基板来维持该基板温度。[0029]可使用的惰性气体包括氩气、氦气和氮气。其他可使用的反应控制气体包括氢气和卤素化合物，例如氯气、氯化氢。在某些情况下，反应控制气体可用来控制膜生长速率和质量。例如在某些实施方式中，较高的反应控制气体流动速率可得到较低的膜生长速率和较高的膜质量。在某些情况中，这样的反应控制气体也可增进该膜生长作用对于电介质表面的选择性。[0030]以此方式持续进行膜形成反应，直到该化合物半导体层的厚度达到约200纳米至约1000纳米。如有需要，可循环进行膜形成反应，在循环期间，在膜形成循环之间的休止期restduration可允许进行某些中间热处理以增进刚沉积的膜的质量。在这样的休止期中，膜形成III族前驱物的气流可不连续，同时维持V族前驱物和任何惰性气体的气流，并且该基板温度可设定并维持在约700°C至800°C之间持续约10秒至约10分钟的时间。于休止期之后，该基板的温度可回到进行膜形成的目标温度，并将膜形成前驱物再次引入该腔室。[0031]本案发明人使用本文中所述方法在（准）标称（001硅基板上得到无反相畴界APB的GaAs外延层。由于硅基板总是与其标称表面平面之间具有小的随机偏移切割角度，所以此种基板可称为是“准-标称quasi-nominal”的。发现到如文中所述的小偏移切割角度会显著影响该GaAs外延层的性质，包括会大幅影响APB的密度。本案中所述的方法能够在〇.5°偏移切割基板上得到单一晶域例如不含任何APB且光滑就5x5平方微米的原子力显微镜图像而言，具有〜1纳米的均方根粗糙度）的GaAs外延层。在具有小偏移切割角度0.5°，而非文献中常见的4°至6°的硅上所得到的此种不含APB的GaAs外延膜甚至可与目前使用“准-标称”基板的娃制造技术兼容。于其他情况中，在该GaAs层与下方的娃基板之间插入厚的锗应变弛豫缓冲层，以调适该GaAs层与硅基板之间有4%的晶格不匹配程度。[0032]可使用金属有机CVD外延腔室来制造及实施本案中所公开的半导体器件和方法，且该金属有机CVD外延腔室可购自位于美国加州圣克拉拉市的应用材料公司。预期也可使用购自其他制造商的腔室来制造及实施本案中所公开的器件和方法。在以下三个示例性的测试实例中，使用三甲基镓TMGa和叔丁基砷（TBAs有机金属前驱物分别作为Ga源和As源。使用超纯氢气作为载气。于500°C〜700°C之间的温度和20托尔〜100托尔之间的压力下在具有〈0,0，1取向和具有错切的775微米厚的300毫米硅基板上进行沉积。[0033]表1示出在具有指定偏移切割角度的300毫米硅基板上生长GaAs层的结果。该四个基板每一个基板依序在应用材料公司的群集工具中进行处理，该群集工具包括MOCVD外延腔室和工业用的干式清洁Siconi™原生氧化物去除腔室。去除原生氧化物之后，在即将使用本文中所述条件进行400纳米GaAs沉积之前，先使每个基板接受〈5分钟且相差O.I°、0.3°或0.5°的刻意错切的硅基板，以用来研究小错切角度的影响。在进行III-V族外延工艺之前，会先在独立的IV族外延工具中生长通常为1微米厚的Ge应变弛豫缓冲层SRBc3GeSRB层中的穿透差排密度（threadingdislocationdensity通常约为107cm_2。在进行GaAs外延之前，先使用臭氧ozone对Ge表面进行湿式清洁以更新该Ge表面。随后，还在应用材料的群集工具中使用Siconi™表面处理来去除该Ge表面上的残留氧化物。基板在该群集工具中保持处在真空环境中，随后将基板移送至300毫米MOCVD腔室中以进行GaAs外延。生长条件如本文中所描述的。同样使用高分辨率-X射线衍射HR-XRD和原子力显微镜来鉴定生长层。[0039]图5是与在如上述0.3°错切基板上生长的GaAs层相关的沿三轴组态中的）（004方向所进行的高分辨率-X射线衍射ω-2Θ扫描结果500。此扫描结果对应具有0.βμπΓ1的APB线性密度的GaAs层。垂直轴为强度每秒碰撞次数），水平轴为ω-2θ单位为度）。在XRD图上可看到三个波峰。在34.56°入射角处的最强波峰502是来自硅基板。在稍微大于33°处的次强波峰504是对应至该锗SRB。最后，在约33.1°处的第三波峰506是由该GaAs顶层所造成。由于该厚GaAs层和Ge层的衍射波峰很强又尖锐，因此该厚GaAs层和Ge层是单晶。在该GaAs层波峰的两侧上也可观察到有厚度干涉条纹508。这表示该GaAs层是光滑的且具有高结晶质量。[0040]图6示出在上述具有Ge缓冲层的Si基板上的GaAs层的AFM图像。AFM图像示出GaAs外延层的5x5平方微米区域上的表面形态。样品之间的唯一差异是用来进行生长的Si基板的偏移切割有所不同。图像a示出的是比较例，该比较例对应的是在具有0.1°错切的Si基板上的外延生长情况。图像b对应的是在具有0.3°错切的基板上的生长情况。最后，图像c对应的是在具有0.5°错切的基板上的生长情况。所述图像上以较暗的线来表示出现反相畴界APB。利用以下方式得到APB线性密度：⑴测量指定面积中的总APB长度;和（ii将所得到的长度除以该面积。因此，该APB线性密度表示为μπίμπί2,例如以μπΓ1表示。在0.1°错切硅基板上所生长的GaAs的该线性密度为2.Synf1。当在0.3°错切基板上进行生长时，该线性密度下降至〇.3ym_1。最后，我们在0.5°错切基板上得到单一晶域singledomain的GaAs膜，且该膜从而不再具有任何反相畴界。在此种情况下，该APB线性密度为零。[0041]图7是从生长在具有不同错切角度水平轴，单位为度）：0.1°、0.3°和0.5°的Ge缓冲偏移切割硅基板上的数个样品所测得的APB线性密度图（APBD，垂直轴，单位为μπΓ1，其中，区域702中使用0.1°角的样品为比较例。对于在0.1°或更小角度的错切基板上所进行的生长而言，每微米的反相畴界线性密度总是超过1。本案发明人所进行的所有这样的比较例皆表现出介于2.δμπΓ1至3.δμπΓ1之间的线性AI3B密度有时候有稍微的生长条件变化）。在区域704，于具有0.3°偏移切割角度的基板上生长的三个GaAs层具有介于0.βμπΓ1至1.ΑμπΓ1之间的APB线性密度。最后，针对区域706处的样品而言，若在0.5°错切Si基板上生长相同的GaAs层，即使在该外延生长程序中有稍微变化，我们仍得到单一晶域的GaAs外延层。因此，如同直接生长在Si上的GaAs趋势一样，类似的趋势也可套用在生长于Ge-缓冲Si上的GaAs。[0042]图8为AFM图像，该AFM图像示出Ge应变弛豫缓冲层SRB的表面形貌例如在某些实施方式中可在其上GaAs生长开始的表面）。图8的图像清楚示出该起始硅基板的错切角度如预期般地影响阶地的密度。该两图像的空间尺寸比例并不相同，且所述空间比例经过选择以显示出类似阶地数量。左侧图像示出在5微米的距离内有11个阶地，且平均阶地长度约为450纳米。在该例子中，该基板的错切（由X射线衍射而得仅为0.04°。使用此错切角度来预测双原子台阶（bi-atomicstep之间的间距为405纳米（=ace2*tan0.04°，aQe=5.6:58人），此值接近实验所得到的值。右侧图像示出在2.8微米的距离内有36个阶地，换算成平均阶地长度为78纳米。在该例子中，该基板的错切为0.28°同样由X射线衍射而得）。使用此错切角度来预测双原子台阶的阶地长度为58纳米（=aGJ2*tan0.28°，a.,e=5,658A，同样类似于实验值。因此在此种表面上生长GaAs是有利的。此外，SP使是这么小的错切角度〈0.5°，我们在阶地之间无庸置疑得到的是双原子台阶，而不是单原子台阶。[0043]发现到：（i小错切的变化会大幅影响GaAs直接生长在娃基板上或生长在具有Ge缓冲层的硅基板上的生长状况;和（ii可在MOCVD工艺中生成单一晶域层的错切角度最低为〇.3°。本案中所描述的方法视情况需要可使用Ge中间层免除了在950°C或更高温度下进行高温Si预备工作且能够在晶格不匹配的硅上形成毯覆式的无反相畴界APBGaAs外延膜。[0044]尽管上述内容是涉及某些实施方式做描述，但在不偏离本公开内容的基本范围下，当可做出其他及进一步的实施方式。

权利要求：1.一种半导体器件，包括：半导体基板，所述半导体基板具有包含〈1，〇，〇平面和〈1，1，〇平面的晶体结构和在所述〈1，1，0平面的方向上与所述〈1，O，0平面形成约0.3度至约0.7度的角度的表面;和化合物半导体层，所述化合物半导体层形成在所述表面上。2.如权利要求1所述的半导体器件，其中所述化合物半导体层包括选自于由铟和镓所构成的组中的第一元素和选自于由磷、砷和锑所构成的组中的第二元素。3.如权利要求1所述的半导体器件，其中所述化合物半导体层不含反相畴界缺陷。4.如权利要求2所述的半导体器件，其中所述化合物半导体层不含反相畴界缺陷。5.如权利要求3所述的半导体器件，其中所述化合物半导体层具有介于约200纳米至约1000纳米之间的厚度。6.如权利要求4所述的半导体器件，其中所述化合物半导体层具有介于约200纳米至约1000纳米之间的厚度。7.如权利要求1所述的半导体器件，其中所述半导体基板是硅、锗或硅与锗的混合物。8.如权利要求1所述的半导体器件，进一步包括形成在所述表面与所述化合物半导体层之间的锗层。9.如权利要求2所述的半导体器件，进一步包括选自于由铟、镓和铝所构成的组中的第三元素，其中所述第三元素不同于所述第一元素。10.—种形成半导体器件的方法，包括以下步骤：在具有包含〈1，〇,〇平面和〈1，1，〇平面的晶体结构的半导体基板上形成表面，所述表面在所述〈1，1，〇平面的方向上与所述〈1，〇,〇平面形成约0.3度至约0.7度的角度;和使用外延工艺在所述表面上形成不含反相畴界的化合物半导体层。11.如权利要求10所述的方法，进一步包括以下步骤:在进行所述外延工艺之前，先使所述基板在介于约700°C至约900°C之间的温度下进行热处理。12.如权利要求10所述的方法，其中所形成的所述化合物半导体层具有介于约200纳米至约1000纳米之间的厚度。13.如权利要求10所述的方法，其中所述外延工艺包括以下步骤:在外延腔室中设置所述半导体基板，加热所述基板至介于约300°C至约800°C之间的温度，使所述外延腔室中的压力维持在约1毫托尔至约600托尔之间，和使所述基板暴露于气体混合物下，所述气体混合物包括III族前驱物和V族前驱物。14.如权利要求13所述的方法，进一步包括以下步骤：在形成所述化合物半导体层之前，先使用外延工艺在所述半导体基板上形成IV族半导体层。15.如权利要求13所述的方法，其中所述III族前驱物包括选自于由铟和镓所构成的组中的第一元素和选自于由磷、砷和锑所构成的组中的第二元素。

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