申请/专利权人:集益威半导体(上海)有限公司
申请日:2021-03-02
公开(公告)日:2022-09-20
公开(公告)号:CN115085702A
主分类号:H03K5/13
分类号:H03K5/13;H03K5/135
优先权:
专利状态码:在审-实质审查的生效
法律状态:2022.10.11#实质审查的生效;2022.09.20#公开
摘要:本申请公开了一种多相位时钟生成电路,包括:第一分频器,接收第一时钟信号并对第一时钟信号进行分频生成具有多个相位的第二时钟信号;第二分频器,连接第一分频器并对第二时钟信号中某个相位的时钟信号进行分频;若干个依次连接的第一锁存电路,第二分频器输出分频后的时钟信号到第一个第一锁存电路,每个第一锁存电路对上一个第一锁存电路输出的时钟信号进行延迟并输出到下一个第一锁存电路;若干个第一逻辑电路,分别接收第一分频器和其中一个第一锁存电路的输出,进行逻辑运算后生成第三时钟信号。第一时钟信号、第二时钟信号和第三时钟信号的频率依次降低,相位数目依次增加。本申请不需要时钟同步复位电路,可以降低功耗和时钟抖动。
主权项:1.一种多相位时钟生成电路,其特征在于,包括:第一分频器,接收第一时钟信号并对所述第一时钟信号进行分频生成具有多个相位的第二时钟信号;第二分频器,连接所述第一分频器并对所述第二时钟信号中某个相位的时钟信号进行分频;若干个依次连接的第一锁存电路,所述第二分频器输出分频后的时钟信号到第一个所述第一锁存电路,从第一个所述第一锁存电路开始依次对应发送该相位之后的各个相位的第二时钟信号至各个第一锁存电路,并从先至后依次循环发送各个相位的第二时钟信号到对应的各个第一锁存电路,每个所述第一锁存电路对上一个所述第一锁存电路输出的时钟信号进行延迟并输出到下一个所述第一锁存电路;若干个第一逻辑电路,分别接收所述第一分频器和其中一个所述第一锁存电路的输出,进行逻辑运算后生成第三时钟信号;其中,所述第一时钟信号、所述第二时钟信号和所述第三时钟信号的频率依次降低,相位数目依次增加。
全文数据:
权利要求:
百度查询: 集益威半导体(上海)有限公司 一种多相位时钟生成电路
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