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【发明公布】一种基于SRAM的存算一体电路单元_合肥工业大学_202210981583.5 

申请/专利权人:合肥工业大学

申请日:2022-08-15

公开(公告)日:2022-11-25

公开(公告)号:CN115394335A

主分类号:G11C11/412

分类号:G11C11/412;G11C11/419

优先权:

专利状态码:在审-实质审查的生效

法律状态:2022.12.13#实质审查的生效;2022.11.25#公开

摘要:本发明涉及一种基于SRAM的存算一体电路单元。该单元由一个标准的6管SRAM和额外的6个PMOS组成,其中,标准的6管SRAM用于存储信息,额外的6个PMOS负责将外部信号与内存存储的信息进行单比特乘加运算,从而高速、稳定地实现单比特神经网络。本发明能够加快单比特神经网络的速度,减少单比特神经网络的功耗。

主权项:1.一种基于SRAM的存算一体电路单元,包括一个6管SRAM和6个PMOS组成的计算部分,其特征在于:所述的一个6管SRAM,包括NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4、PMOS晶体管P1、PMOS晶体管P2;所述的6个PMOS组成的计算部分,包括PMOS晶体管P3、PMOS晶体管P4、PMOS晶体管P5、PMOS晶体管P6、PMOS晶体管P7、PMOS晶体管P8;其中:PMOS晶体管P1和NMOS晶体管N3构成第一个反相器,PMOS晶体管P2和NMOS晶体管N4构成第二个反相器,这两个反相器交叉耦合构成一个锁存器;PMOS晶体管P1的漏极与NMOS晶体管N3的漏极电连接于存储节点Q,PMOS晶体管P2的漏极与NMOS晶体管N4的漏极电连接于存储节点QB;PMOS晶体管P1的源极与PMOS晶体管P2的源极电连接于电源。NMOS晶体管N3的源极与NMOS晶体管N4的源极电连接于地;NMOS晶体管N1的源极与左列位线BL电连接,NMOS晶体管N1的栅极与字线WL电连接,NMOS晶体管N1的漏极与NMOS晶体管N3的漏极电连接;NMOS晶体管N2的源极与右列位线BLB电连接,NMOS晶体管N2的栅极与字线WL电连接,NMOS晶体管N2的漏极与NMOS晶体管N4的漏极电连接;PMOS晶体管P3的源极与PMOS晶体管P4的源极电连接于节点R,PMOS晶体管P3的栅极与NMOS晶体管N1的漏极电连接,PMOS晶体管P3的漏极与线RBL电连接,PMOS晶体管P4的栅极与NMOS晶体管N2的漏极电连接,PMOS晶体管P4的漏极与线RBLB电连接;PMOS晶体管P5的源极与PMOS晶体管P6的源极电连接于节点RB,PMOS晶体管P5的栅极与PMOS晶体管P4的栅极电连接,PMOS晶体管P5的漏极与线RBL电连接,PMOS晶体管P6的栅极与PMOS晶体管P3的栅极电连接,PMOS晶体管P6的漏极与线RBLB电连接;PMOS晶体管P7的源极与电源电连接,PMOS晶体管P7的栅极与线IL电连接,PMOS晶体管P7的漏极与节点R电连接;PMOS晶体管P8的源极与电源电连接,PMOS晶体管P8的栅极与线ILB电连接,PMOS晶体管P8的漏极与节点RB电连接。

全文数据:

权利要求:

百度查询: 合肥工业大学 一种基于SRAM的存算一体电路单元

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