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【发明授权】半导体存储装置_铠侠股份有限公司_201810088611.4 

申请/专利权人:铠侠股份有限公司

申请日:2018-01-30

公开(公告)日:2022-11-29

公开(公告)号:CN109524052B

主分类号:G11C29/50

分类号:G11C29/50

优先权:["20170919 JP 2017-178830"]

专利状态码:有效-授权

法律状态:2022.11.29#授权;2019.04.19#实质审查的生效;2019.03.26#公开

摘要:本发明的实施方式提供一种能够提高可靠性的半导体存储装置。实施方式,半导体存储装置包含:第1端子30;多个第1及第2输出缓冲器50及51;寄存器41;多个第1预驱动器47,包含根据第1信号RONNOorg而运行的多个第1晶体管65~67;多个第2预驱动器48,包含根据第2信号RONPOorg而运行的多个第2晶体管71~73;第1输出控制电路44,能够根据将第2信号RONPOorg转换所得的第3信号RONPO_OCD,选择多个第1预驱动器47;第2输出控制电路45,能够根据将第1信号RONNOorg转换所得的第4信号RONNO_OCD,选择多个第2预驱动器48;以及第3输出控制电路43。

主权项:1.一种半导体存储装置,其特征在于具备:第1端子,对外部设备输出信号;多个第1输出缓冲器及多个第2输出缓冲器,连接于所述第1端子;寄存器,保存与所述多个第2输出缓冲器对应的第1信号、及与所述多个第1输出缓冲器对应的第2信号;多个第1预驱动器,分别连接于所述多个第1输出缓冲器,且包含第1反相器、及分别并联地连接于所述第1反相器的接地电压供给端子的多个第1晶体管,所述多个第1晶体管根据所述第1信号运行;多个第2预驱动器,分别连接于所述多个第2输出缓冲器,且包含第2反相器、及分别并联地连接于所述第2反相器的电源电压供给端子的多个第2晶体管,所述多个第2晶体管根据所述第2信号运行;第1输出控制电路,经由多条第1信号线而与所述多个第1预驱动器连接,能够根据将所述第2信号转换所得的第3信号,选择所述多条第1信号线的至少1条;第2输出控制电路,经由多条第2信号线而与所述多个第2预驱动器连接,能够根据将所述第1信号转换所得的第4信号,选择所述多条第2信号线的至少1条;及第3输出控制电路,对所述第1及第2输出控制电路发送输出信号。

全文数据:半导体存储装置[相关申请案]本申请享有以日本专利申请2017-178830号申请日:2017年9月19日作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。技术领域本发明的实施方式涉及一种半导体存储装置。背景技术作为半导体存储装置,已知有NAND型闪存。发明内容实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包含:第1端子,对外部设备输出信号;多个第1输出缓冲器及多个第2输出缓冲器,连接于第1端子;寄存器,保存与多个第2输出缓冲器对应的第1信号、及与多个第1输出缓冲器对应的第2信号;多个第1预驱动器,分别连接于多个第1输出缓冲器,且包含第1反相器、及分别并联地连接于第1反相器的接地电压供给端子的多个第1晶体管,多个第1晶体管根据第1信号运行;多个第2预驱动器,分别连接于多个第2输出缓冲器,且包含第2反相器、及分别并联地连接于第2反相器的电源电压供给端子的多个第2晶体管,多个第2晶体管根据第2信号运行;第1输出控制电路,经由多条第1信号线而与多个第1预驱动器连接,能够根据将第2信号转换所得的第3信号,选择多条第1信号线的至少1条;第2输出控制电路,经由多条第2信号线而与多个第2预驱动器连接,能够根据将第1信号转换所得的第4信号,选择多条第2信号线的至少1条;及第3输出控制电路,对第1及第2输出控制电路发送输出信号。附图说明图1是具备第1实施方式的半导体存储装置的存储系统的框图。图2是第1实施方式的半导体存储装置的框图。图3是表示第1实施方式的半导体存储装置中的输入输出垫群与输入输出电路的连接的框图。图4是第1实施方式的半导体存储装置所具备的输出电路的框图。图5是第1实施方式的半导体存储装置所具备的P预驱动器的电路图。图6是第1实施方式的半导体存储装置所具备的N预驱动器的电路图。图7是表示第1实施方式的半导体存储装置所具备的输出电路中的运行的一例的图。图8是第1实施方式的半导体存储装置中的制品出货前的测试步骤中使用测试用晶体管运算Ron信息时的流程图。图9是表示预驱动器的驱动能力与信号DQS及BDQS的输出的关系的示例图。图10是第2实施方式的半导体存储装置所具备的输出电路的框图。图11是在第3实施方式的半导体存储装置中的制品出货前的测试步骤中,使用输出缓冲器的晶体管运算Ron信息时的流程图。具体实施方式以下,参照附图对实施方式进行说明。此外,在以下说明中,对于具有相同功能及构成的构成要素,标注共通的参照符号。此外,在以下说明中,所谓信号X<m:0>m为自然数是m+1位的信号,且表示分别为1位信号的信号X<0>、X<1>、……、以及X<m>的集合。而且,在信号X<m:0>、即m+1位数字信号中,将X<m>称为最高位,将X<0>称为最低位。而且,所谓构成要素Y<m:0>是指与信号X<m:0>输入或输出一一对应的构成要素Y<0>、Y<1>、……、以及Y<m>的集合。1.第1实施方式对第1实施方式的半导体存储装置进行说明。以下,作为半导体存储装置,列举NAND型闪存为例进行说明。1.1关于构成1.1.1关于存储系统的整体构成使用图1,对具备第1实施方式的半导体存储装置的存储系统的整体构成进行说明。如图1所示,存储系统1具备控制器200、NAND型闪存100、以及基准电阻300。控制器200及NAND型闪存100例如也可以通过其等的组合而构成一个半导体存储装置,作为其例,列举如SDTM卡般的存储卡或SSDsolidstatedrive,固态硬盘等。控制器200响应来自主机设备2的命令,对NAND型闪存100命令数据的读出、写入、擦除等。而且,控制器200管理NAND型闪存100的存储空间。控制器200经由NAND总线连接于NAND型闪存100。基准电阻300作为用来校准NAND型闪存100的输出阻抗的基准电阻发挥功能。基准电阻300例如一端接地,另一端连接于NAND型闪存100。此外,基准电阻300也可内置于NAND型闪存100。NAND型闪存100具备多个存储单元,且例如非易失性地存储数据。此外,NAND型闪存100也可以设置多个。在此情况下,多个NAND型闪存100能够利用控制器200的控制而分别独立地运行。NAND型闪存100通过NAND总线而与控制器200连接,基于来自控制器200的命令而运行。更具体来说,NAND型闪存100与控制器200进行例如8位信号DQ<0>~DQ<7>以下,在不限定DQ<0>~DQ<7>的情况下,仅记作信号DQ、或信号DQ<7:0>的收发。信号DQ<7:0>中例如包含数据、地址、及指令。而且,NAND型闪存100进行控制器200与时钟信号DQS及BDQS信号DQS的反相信号的收发。信号DQS及信号BDQS例如是为了控制信号DQ<7:0>的收发时间而使用。而且,NAND型闪存100从控制器200接收例如片选信号CEn、指令锁存允许信号CLE、地址锁存允许信号ALE、允写信号WEn、以及允读信号REn。而且,NAND型闪存100对控制器200发送就绪忙信号RBn。片选信号CEn是用来使NAND型闪存100启动的信号,且例如以低"L"电平断言。指令锁存允许信号CLE是表示信号DQ为指令的信号,且例如以高"H"电平断言。地址锁存允许信号ALE是表示信号DQ为地址的信号,且例如以"H"电平断言。允许信号WEn是用来将接收到的信号向NAND型闪存100内撷取的信号,且每当自控制器200接收指令、地址、及数据等时,例如以"L"电平断言。由此,每当允写信号WEn被切换时,将信号DQ撷取到NAND型闪存100。允读信号信号REn是用于控制器200自NAND型闪存100读出数据的信号。允读信号REn例如以"L"电平断言。由此,NAND型闪存100基于被切换的允读信号REn,对控制器200输出信号DQ。就绪忙信号RBn是表示NAND型闪存100是忙状态还是就绪状态自控制器200无法接收指令的状态或可接收指令的状态的信号,例如,在NAND型闪存100为忙状态时设为"L"电平。1.1.2关于控制器的构成继续使用图1,对第1实施方式的存储系统的控制器进行说明。控制器200包含主机接口电路210、内置存储器RAMRandomAccessMemory,随机存取存储器220、处理器CPUCentralProcessingUnit,中央处理器230、缓冲存储器240、NAND接口电路250、以及ECC电路260。主机接口电路210经由控制器总线而与主机设备2连接,负责与主机设备2的通信。主机接口电路210对处理器230及缓冲存储器240传输从主机设备2接收的命令及数据。而且,主机接口电路210响应处理器230的命令,将缓冲存储器240内的数据向主机设备2传输。NAND接口电路250经由NAND总线而与NAND型闪存100连接,负责与NAND型闪存100的通信。NAND接口电路250对NAND型闪存100传输从处理器230接收的命令。而且,NAND接口电路250在写入时对NAND型闪存100传输缓冲存储器240内的写入数据。进而,NAND接口电路250在读出时,对缓冲存储器240传输从NAND型闪存100读出的数据。处理器230控制控制器200的整体运行。而且,处理器230根据主机设备2的命令,发出各种指令,发送到NAND型闪存100。例如,处理器230在从主机设备2接收到写入命令时,响应该写入命令,对NAND型闪存100发送写入命令。读出及擦除时也情况相同。而且,处理器230执行耗损均衡等用来管理NAND型闪存100的各种处理。进而,处理器230执行各种运算。例如,处理器230执行数据的加密处理或随机化处理等。ECC电路260执行数据的错误检查和纠正ECC:ErrorCheckingandCorrecting处理。内置存储器220例如是DRAMDynamicRandomAccessMemory,动态随机存储器等半导体存储器,且作为处理器230的工作区使用。而且,内置存储器220保存用来管理NAND型闪存100的固件或各种管理表格等。缓冲存储器240暂时保存控制器200从NAND型闪存100及主机设备2接收的数据等。缓冲存储器240例如也可以暂时保存NAND型闪存100的ZQ校准结果。1.1.3关于NAND型闪存的构成其次,使用图2对NAND型闪存100的构成进行说明。如图2所示,NAND型闪存100具备输入输出电路10、ZQ校准电路11、逻辑控制电路12、就绪忙电路13、状态寄存器14、地址寄存器15、指令寄存器16、Set_Feature电路17、定序器18、电压产生电路19、行解码器20、存储单元阵列21、读出放大器22、数据寄存器23、列解码器24、输入输出垫群30、ZQ垫片31、输入垫群32、以及RB垫片33。输入输出电路10是与控制器200收发信号DQ<7:0>、信号DQS、及信号BDQS。此外,输入输出电路10也可以经由逻辑控制电路12自控制器200接收信号DQS及BDQS。输入输出电路10将信号DQ<7:0>内的指令CMD发送到指令寄存器16。输入输出电路10是与地址寄存器15收发地址ADD,与数据寄存器23收发数据。输入输出电路10将从控制器200接收的各种运行的参数设定发送到Set_Feature电路17,且从Set_Feature电路17接收与输出阻抗的设定值例如25Ω、35Ω、或50Ω的任一设定值相关的参数信息以下称为“Ron设定值信息”。而且,输入输出电路10包含与多个信号对应的多个输入电路10a及多个输出电路10b。例如,1个输入电路10a及1个输出电路10b的组连接于输入输出垫群30内的1个垫片,用于信号DQ<7:0>的任一位、信号DQS、或信号BDQS的收发。以下,将与信号DQ<k>k为0≦k<7的整数对应的输入电路10a及输出电路10b记作输入电路10a<k>及输出电路10b<k>。而且,将与信号DQS对应的输入电路10a及输出电路10b记作输入电路10a_DQS及输出电路10b_DQS,将与信号BDQS对应的输入电路10a及输出电路10b记作输入电路10a_BDQS及输出电路10b_BDQS。对于输出电路10b的详情,将在下文中进行叙述。输入输出垫群30包含与信号DQ<7:0>、信号DQS、及信号BDQS对应的垫片30<7:0>、30_DQS、及30_BDQS。输入输出垫群30将输入输出电路10与NAND总线连接。输入输出垫群30内的各垫片可以从NAND型闪存100的外部作为具有某一输出阻抗的1个输出端子识别。ZQ校准电路11经由ZQ垫片31连接于基准电阻300。ZQ校准电路11具有执行ZQ校准运行的功能,该ZQ校准运行是通过定序器18的指示,基于基准电阻300校准NAND型闪存100的输出阻抗。例如,ZQ校准电路11测定NAND型闪存100的运行环境温度的上限温度及下限温度中的输出阻抗,运算下述输出电路10b内的输出缓冲器的晶体管尺寸的校准值。在以下说明中,所谓晶体管尺寸不同的晶体管是表示例如栅极宽度不同,栅极长度、栅极氧化膜厚、源极及漏极的扩散层条件等其它参数相同的晶体管。而且,所谓晶体管尺寸校准表示在并联地连接的多个晶体管中,将选择的1个或多个晶体管的组合变更,校准所选择的晶体管产生的合成的接通电阻Ron。ZQ校准电路11的校准结果以下称为“ZQ信息”例如被发送到输出电路10b。ZQ垫片31是一端连接于基准电阻300,另一端连接于ZQ校准电路11。ZQ垫片31可以从NAND型闪存100的外部作为具有某一输出阻抗的1个输出端子识别。逻辑控制电路12连接于输入垫群32。而且,逻辑控制电路12经由输入垫群32自控制器200接收信号CEn、CLE、ALE、WEn、以及REn。逻辑控制电路12根据所接收的信号,控制输入输出电路10及定序器18。输入垫群32包含与信号CEn、CLE、ALE、WEn、REn对应的多个垫片,将逻辑控制电路12与NAND总线连接。就绪忙电路13连接于RB垫片33。就绪忙电路13根据定序器18的运行状况,将就绪忙信号RBn发送到控制器200。此外,就绪忙电路13也可以具备输出电路10b。RB垫片33将就绪忙电路13与NAND总线连接。状态寄存器14暂时保存例如数据的写入、读出、及擦除运行中的状态信息STS,且对控制器200通知运行是否正常结束。地址寄存器15暂时保存经由输入输出电路10自控制器200接收的地址ADD。而且,地址寄存器15将行地址RA向行解码器20传输,将列地址CA向列解码器24传输。指令寄存器16暂时保存经由输入输出电路10自控制器200接收的指令CMD,并传输到定序器18。Set_Feature电路17存储从控制器200接收的各种运行的参数设定,且进行各种运行中的参数设定。例如,定序器18在NAND型闪存100启动时电源接通时,进行从Set_Feature电路17读出参数的运行以下称为“PORpoweronread”。此外,Set_Feature电路17可以设置于定序器18内,也可以在存储单元阵列21内保存参数设定。定序器18控制NAND型闪存100整体的运行。更具体来说,定序器18根据指令寄存器16保存的指令CMD,例如控制输入输出电路10、ZQ校准电路11、就绪忙电路13、状态寄存器14、Set_Feature电路17、电压产生电路19、行解码器20、读出放大器22、数据寄存器23、以及列解码器24等,执行写入运行、读出运行、及擦除运行等。电压产生电路19根据定序器18的控制,产生写入运行、读出运行、及擦除运行所需的电压,将该产生的电压供给到例如存储单元阵列21、行解码器20、及读出放大器22等。行解码器20及读出放大器22将从电压产生电路19供给的电压施加到存储单元阵列21内的存储单元晶体管。存储单元阵列21包含与行及列建立对应的多个非易失性存储单元晶体管或者也记作“存储单元”。在存储单元阵列21中非易失性地保存基于在制品出货前的测试步骤中测定所得的晶体管的接通电阻Ron的信息以下称为“Ron信息”。Ron信息是用来使输出阻抗与设定值一致的信息。基于Ron信息,决定输出电路10b内的预驱动器及输出缓冲器的晶体管尺寸。更具体来说,在预驱动器及输出缓冲器中,例如并联地连接有多个因晶体管尺寸栅极宽度不同导致接通电阻Ron不同的晶体管。而且,通过基于Ron信息选择1个或多个晶体管,便可使选择晶体管形成的合成晶体管尺寸接通电阻Ron最佳化,从而使输出阻抗与设定值一致。例如,当输出缓冲器中并联地连接有晶体管尺寸接通电阻Ron不同的8个晶体管的情况下,合成的晶体管尺寸接通电阻Ron能够从256=28种中选择。在此情况下,Ron信息以8位数字信号表示。此外,用于接通电阻Ron的调整的晶体管的个数任意。例如,Ron信息是根据测试步骤中测定p信道MOSFET以下记作“PMOS晶体管”的接通电阻Ronp及n信道MOSFET以下记作“NMOS晶体管”的接通电阻Ronn所得的结果运算。行解码器20将行地址RA进行解码。行解码器20基于解码结果,对选择的存储单元晶体管施加所需电压。读出放大器22在读出运行时,感测从存储单元阵列21读出的数据。接着,读出放大器22将读出数据RD发送到数据寄存器23。而且,读出放大器22在写入运行时将写入数据WD发送到存储单元阵列21。数据寄存器23具备多个锁存电路。锁存电路保存写入数据WD及读出数据RD。例如,在写入运行中,数据寄存器23暂时保存从输入输出电路10接收的写入数据WD,并发送到读出放大器22。而且,例如在读出运行中,数据寄存器23暂时保存从读出放大器22接收的读出数据RD,并发送到输入输出电路10。列解码器24例如在写入运行、读出运行、及擦除运行时,将列地址CA解码,且根据解码结果选择数据寄存器23内的锁存电路。1.1.4关于输入输出电路与输入输出垫群的连接其次,使用图3对输入输出电路10与输入输出垫群30的连接进行说明。如图3所示,输入输出垫群30包含与信号DQ<7:0>、DQS、及BDQS对应的垫片30<7:0>、30_DQS、及30_BDQS。如上所述,输入输出电路10包含输入电路10a<7:0>、10a_DQS、及10a_BDQS以及输出电路10b<7:0>、10b_DQS、及10b_BDQS。各垫片30中连接有1组输入电路10a及输出电路10b。更具体来说,与信号DQ<k>对应的垫片30<k>中连接有输入电路10a<k>及输出电路10b<k>。同样地,与信号DQS对应的垫片30_DQS中连接有输入电路10a_DQS及输出电路10b_DQS。与信号BDQS对应的垫片30_BDQS中连接有输入电路10a_BDQS及输出电路10b_BDQS。与垫片30<7:0>、30_DQS、及30_BDQS分别连接的输入电路10a及输出电路10b之组具有实质上相同的构成。1.1.5关于输出电路的构成其次,使用图4对输出电路10b的构成进行说明。此外,在图4的例子中,对与信号DQ<0>的输入输出垫30<0>对应的输出电路10b<0>进行说明,而其它输出电路10b<k>、10b_DQS、及10b_BDQS也为相同构成。进而,在图4的例子中,对于Ron信息储存于存储单元阵列21的情况进行说明,但例如也可以通过基于Ron信息将设置于NAND型闪存100内的e-Fuse切断而保存Ron信息。进而,在图4的例子中,对反映ZQ信息的情况进行说明,但也可以将ZQ校准电路11及ZQ信息省略。如图4所示,输出电路10b<0>包含Ron_DAC寄存器41、Ron转换逻辑电路42、输出控制电路43、PMOS输出控制电路44、NMOS输出控制电路45、预驱动器46、以及输出缓冲器49。Ron_DAC寄存器41是用来暂时储存保存于存储单元阵列21中的Ron信息的寄存器。定序器18在NAND型闪存100的电源接通后,作为POR运行之一,将Ron信息储存于Ron_DAC寄存器41。更具体来说,在Ron_DAC寄存器41中,储存有关下述PMOS输出缓冲器50的晶体管以下称为“输出晶体管”的晶体管尺寸的8位信号RONPOorg<7:0>、及有关下述NMOS输出缓冲器51的输出晶体管的晶体管尺寸的8位信号RONNOorg<7:0>,作为Ron信息。储存于Ron_DAC寄存器41的信号RONPOorg<7:0>被发送到Ron转换逻辑电路42及N预驱动器群48。而且,储存于Ron_DAC寄存器41的信号RONNOorg<7:0>被发送到Ron转换逻辑电路42及P预驱动器群47。Ron转换逻辑电路42基于从Set_Feature电路17接收的Ron设定值信息及从ZQ校准电路11接收的有关PMOS晶体管的ZQ信息,将从Ron_DAC寄存器41接收的信号RONPOorg<7:0>转换,产生信号RONPO_OCD<7:0>,并将产生的信号RONPO_OCD<7:0>发送到PMOS输出控制电路44。同样地,Ron转换逻辑电路42基于从Set_Feature电路17接收的Ron设定值信息及从ZQ校准电路11接收的有关NMOS晶体管的ZQ信息,将从Ron_DAC寄存器41接收的信号RONNOorg<7:0>转换,产生信号RONNO_OCD<7:0>,并将产生的信号RONNO_OCD<7:0>发送到NMOS输出控制电路45。输出控制电路43将从NAND型闪存100内的其它电路例如,数据寄存器23等接收的输出信号发送到PMOS输出控制电路44及NMOS输出控制电路45。PMOS输出控制电路44经由与信号RONPO_OCD<7:0>的各位对应的8条信号线,连接于P预驱动器群47的P预驱动器47<0>~47<7>。PMOS输出控制电路44将从输出控制电路43接收的输出信号经由基于信号RONPO_OCD<7:0>选择的信号线,发送到P预驱动器47群。即,PMOS输出控制电路44基于信号RONPO_OCD<7:0>选择将输出信号发送到P预驱动器47群的信号线的路径。更具体来说,例如,PMOS输出控制电路44在信号RONPO_OCD<7:0>的各位中,在"1"数据情况下选择对应的信号线,在"0"数据情况下不选择对应的信号线。例如,在信号RONPO_OCD<7:0>为"10100001"的情况下,PMOS输出控制电路44将输出信号发送到P预驱动器47<7>、47<5>、及47<01>。NMOS输出控制电路45是与PMOS输出控制电路44同样地,经由与信号RONNO_OCD<7:0>的各位对应的8条信号线,连接于N预驱动器群48的N预驱动器48<0>~48<7>。NMOS输出控制电路45将从输出控制电路43接收的输出信号,经由基于信号RONNO_OCD<7:0>选择的信号线发送到N预驱动器群48。即,NMOS输出控制电路45基于信号RONNO_OCD<7:0>选择将输出信号发送到N预驱动器48群的信号线的路径。预驱动器46将基于输出信号的电压发送到输出缓冲器49。预驱动器46包含P预驱动器群47及N预驱动器群48。P预驱动器群47将输出信号的反相信号输出到PMOS输出缓冲器群50。P预驱动器群47包含与信号RONPO_OCD<7:0>的各位对应的8个P预驱动器47<0>~47<7>。P预驱动器47<0>~47<7>具有相同构成。以下,将与信号RONPO_OCD<m>m为0≦m<7的整数对应的P预驱动器记作P预驱动器47<m>。P预驱动器47<m>可以从Ron_DAC寄存器41接收不包含Ron设定值信息及ZQ信息的信号RONNOorg<7:0>,基于该信号RONNOorg<7:0>变更P预驱动器47<m>内的NMOS晶体管的晶体管尺寸。对于P预驱动器47<m>的构成,将在下文中进行叙述。N预驱动器群48将输出信号的反相信号输出到NMOS输出缓冲器群51。N预驱动器群48包含与信号RONNO_OCD<7:0>的各位对应的8个N预驱动器48<0>~48<7>。N预驱动器48<0>~48<7>为相同构成。以下,将与信号RONNO_OCD<m>m为0≦m<7的整数对应的N预驱动器48记作N预驱动器48<m>。N预驱动器48<m>可以从Ron_DAC寄存器41接收不包含Ron设定值信息及ZQ信息的信号RONPOorg<7:0>,并基于该信号RONPOorg<7:0>,变更N预驱动器48<m>内的PMOS晶体管的晶体管尺寸。对于N预驱动器48<m>的构成,将在下文中进行叙述。输出缓冲器49将输出信号转换为适当的电压电平,经由垫片30<0>输出到控制器200。输出缓冲器49包含PMOS输出缓冲器群50及NMOS输出缓冲器群51。PMOS输出缓冲器群50在P预驱动器群47的输出信号为"L"电平的情况下,将"H"电平的电源电压VCCQ施加到垫片30<0>。PMOS输出缓冲器群50包含分别连接于8个P预驱动器47<0>~47<7>的8个PMOS输出缓冲器50<0>~50<7>。以下,将与P预驱动器47<m>对应的PMOS输出缓冲器记作PMOS输出缓冲器50<m>。PMOS输出缓冲器50<0>~50<7>分别包含PMOS晶体管61<0>~61<7>。以下,将与PMOS输出缓冲器50<m>对应的PMOS晶体管记作PMOS晶体管61<m>。晶体管61<m>的栅极连接于对应的P预驱动器47<m>,且源极中被施加电压VCCQ,漏极连接于垫片30<0>。8个晶体管61<0>~61<7>是晶体管尺寸接通电阻Ronp分别不同。例如,晶体管61<0>~61<7>的接通电阻Ronp处于61<0><61<1><……<61<7>的关系。而且,通过组合晶体管61<0>~61<7>,PMOS输出缓冲器群50中的PMOS晶体管61的晶体管尺寸合成的接通电阻Ronp成为28=256种组合。即,可以基于信号RONPO_OCD<7:0>从256种组合中选择PMOS晶体管的输出阻抗。NMOS输出缓冲器群51在N预驱动器群48的输出信号为"H"电平的情况下,将"L"电平的电压接地电压VSS施加于垫片30<0>。NMOS输出缓冲器群51包含分别连接于8个N预驱动器48<0>~48<7>的8个NMOS输出缓冲器51<0>~51<7>。以下,将与N预驱动器48<m>对应的NMOS输出缓冲器记作NMOS输出缓冲器51<m>。NMOS输出缓冲器51<0>~51<7>分别包含NOS晶体管62<0>~62<7>。以下,将与NMOS输出缓冲器51<m>对应的NMOS晶体管记作NMOS晶体管62<m>。晶体管62<m>的栅极连接于对应的N预驱动器48<m>,源极接地被施加电压VSS,漏极连接于垫片30<0>。8个晶体管62<0>~62<7>的晶体管尺寸接通电阻Ronn分别不同。例如,晶体管62<0>~62<7>的接通电阻Ronn处于62<0><62<1><……<62<7>的关系。而且,通过组合晶体管62<0>~62<7>,NMOS输出缓冲器群51中的NMOS晶体管62的晶体管尺寸合成的接通电阻Ronn成为28=256种组合。即,可以基于信号RONNO_OCD<7:0>,从256种组合中选择NMOS晶体管的输出阻抗。1.1.6关于P预驱动器群的构成其次,使用图5对P预驱动器群47的构成进行说明。图5的例子表示P预驱动器47<0>的电路图,但其它P预驱动器47<1>~47<7>也为相同构成。而且,图5的例子表示基于信号RONNOorg<7:0>的高3位的信号RONNOorg<7:5>,调整NMOS晶体管的接通电阻Ronn的情况。如图5所示,P预驱动器47<0>包含PMOS晶体管63、及NMOS晶体管64~68。晶体管63的栅极连接于晶体管64的栅极、及PMOS输出控制电路44的与信号RONPO_OCD<0>对应的信号线。晶体管63的源极中被施加电压VCCQ,漏极连接于晶体管64的漏极及PMOS输出缓冲器50<0>。晶体管64的源极连接于晶体管65~68的漏极。晶体管63及64作为第1反相器发挥功能。因此,也可以说晶体管65~68的漏极连接于第1反相器的接地电压供给端子。第1反相器将从PMOS输出控制电路44接收的输出信号反转,输出到PMOS输出缓冲器50<0>。晶体管65的栅极中被输入信号RONNOorg<7>,源极接地。晶体管66的栅极中被输入信号RONNOorg<6>,源极接地。晶体管67的栅极中被输入信号RONNOorg<5>,源极接地。晶体管68的栅极中被施加电压Von,源极接地。电压Von是将NMOS晶体管设为接通状态的电压,例如,也可以为电压VCCQ。即,晶体管68设为常导通状态。即,在P预驱动器47<0>中设置有与NMOS输出缓冲器群51的作为Ron信息的一部分的信号RONNOorg<7:5>的各位对应的NMOS晶体管65~67。而且,通过基于信号RONNOorg<7:5>进行NMOS晶体管65~67的接通断开控制,而调整晶体管65~68的合成接通电阻Ronn。例如,在信号RONNOorg<7:5>为"111"数据的情况下,晶体管65~67设为接通状态,晶体管65~68的合成接通电阻Ronn变为最小。在此情况下,当晶体管63及64所进行的第1反相器的输出从"H"电平反转为"L"电平时,电压的下降变得相对较急遽。而且,例如,在信号RONNOorg<7:5>为"000"数据的情况下,晶体管65~67设为断开状态,晶体管65~68的合成接通电阻Ronn变为最大。在此情况下,当晶体管63及64所进行的第1反相器的输出从"H"电平反转为"L"电平时,电压的下降变得相对较平缓。此外,晶体管65~68的晶体管尺寸可以相同,也可以不同。此外,与信号RONNOorg<7:0>对应地设置的NMOS晶体管的个数能够任意地设定。例如,可以设置与信号RONNOorg<7>对应的1个NMOS晶体管,也可以设置与信号RONNOorg<7:2>对应的6个NMOS晶体管。在P预驱动器47<m>中,通过从最高位按顺序选择信号RONNOorg<7:0>中使用的位,可以减少用于接通电阻Ronn的调整的信号RONNOorg的位数。即,可以减少与信号RONNOorg<7:0>对应设置的NMOS晶体管的个数。因此,可以使接通电阻Ronn调整用晶体管的个数较设置于NMOS输出缓冲器群51的8个晶体管62<0>~62<7>减少。此外,P预驱动器47<m>也可以使用信号RONNO_OCD<7:0>的高位的信号。但,信号RONNO_OCD<7:0>是修正信号RONNOorg<7:0>所得的值,所以,对于高位而言,存在变为相同的情况。1.1.7关于N预驱动器群的构成其次,使用图6对N预驱动器群48的构成进行说明。图6的例子表示N预驱动器48<0>的电路图,但其它N预驱动器48<1>~48<7>也为相同的构成。而且,图6的例子表示基于信号RONPOorg<7:0>的高3位的信号RONPOorg<7:5>,调整PMOS晶体管的接通电阻Ronp的情况。如图6所示,N预驱动器48<0>包含PMOS晶体管71~75、及NMOS晶体管76~77。晶体管75的栅极连接于晶体管76的栅极、及NMOS输出控制电路45的与信号RONNO_OCD<0>对应的信号线。晶体管75的源极连接于晶体管71~74的漏极,漏极连接于晶体管76的漏极及NMOS输出缓冲器51<0>。晶体管76的源极连接于晶体管77的漏极。晶体管75及76作为第2反相器发挥功能。因此,也可以说晶体管71~74的漏极连接于第2反相器的电源电压供给端子。第2反相器将从NMOS输出控制电路45接收的输出信号反转,输出到NMOS输出缓冲器51<0>。晶体管71的栅极中被输入信号RONPOorg<7>的反相信号RONPOorg<7>,且源极中被施加电压VCCQ。晶体管72的栅极中被输入信号RONPOorg<6>的反相信号RONPOorg<6>,且源极中被施加电压VCCQ。晶体管73的栅极中被输入信号RONPOorg<5>的反相信号RONPOorg<5>,且源极中被施加电压VCCQ。晶体管74的栅极中被施加电压VSS,且源极中被施加电压VCCQ。即,晶体管74设为常接通状态。即,在N预驱动器48<0>中设置有与PMOS输出缓冲器群50的作为Ron信息的一部分的信号RONPOorg<7:5>的各位对应的PMOS晶体管71~73。而且,通过基于信号RONPOorg<7:5>进行PMOS晶体管71~73的接通断开控制而调整晶体管71~74的合成接通电阻Ronp。晶体管77的栅极中被施加电压Von,源极接地。即,晶体管77设为常接通状态。例如,在信号RONPOorg<7:5>为"111"数据的情况下,即,反相信号RONPOorg<7:5>为"000"数据的情况下,晶体管71~73设为接通状态,晶体管71~74的合成接通电阻Ronp变为最小。在此情况下,当晶体管75及76所进行的第2反相器的输出从"L"电平反转为"H"电平时,电压的上升变得相对较急遽。而且,例如,在信号RONPOorg<7:5>为"000"数据的情况下,即,反相信号RONPOorg<7:5>为"111"数据的情况下,晶体管71~73设为断开状态,晶体管71~74的合成接通电阻Ronp变为最大。在此情况下,当晶体管75及76所进行的第2反相器的输出从"L"电平反转为"H"电平时,电压的上升变得相对较平缓。此外,与信号RONPOorg<7:0>对应设置的PMOS晶体管的个数能够任意地设定。在N预驱动器48<m>中,通过从最高位按顺序选择信号RONPOorg<7:0>中使用的位,可以减少用于接通电阻Ronp的调整的信号RONPOorg的位数。即,可以减少与信号RONPOorg<7:0>对应设置的PMOS晶体管的个数。因此,可以使接通电阻Ronp调整用晶体管的个数较设置于PMOS输出缓冲器群50的8个晶体管61<0>~61<7>减少。此外,N预驱动器48<m>也可以使用信号RONPO_OCD<7:0>的高位的信号。但,信号RONPO_OCD<7:0>是修正信号RONPOorg<7:0>所得的值,对于高位而言,存在变为相同的情况。1.2关于输出电路的运行的具体例其次,使用图7对输出电路10b的运行的具体例进行说明。此外,图7表示输出电路10b<0>中的PMOS输出控制电路44、P预驱动器群47、及PMOS输出缓冲器群50的例子。此外,在图7的例子中,为了简化说明,省略P预驱动器群47的P预驱动器47<2>~47<7>的详情,但P预驱动器47<2>~47<7>是与P预驱动器47<0>及47<1>相同的构成。而且,省略PMOS输出缓冲器群50的PMOS输出缓冲器50<2>~50<7>的详情,但PMOS输出缓冲器50<2>~50<7>是与PMOS输出缓冲器50<0>及50<1>相同的构成。如图7所示,例如,对信号RONNOorg<7:0>为"10100010"数据,信号RONPO_OCD<7:0>为"10100001"数据的情况进行说明。PMOS输出控制电路44基于信号RONPO_OCD<7:0>的"10100001"数据分别选择与信号RONPO_OCD<7>、RONPO_OCD<5>、及RONPO_OCD<0>对应的信号线,对P预驱动器47<7>、47<5>、及47<0>发送输出信号。在P预驱动器群47中,基于信号RONNOorg<7:0>的"10100010"数据的高3位的"101"数据,将与信号RONNOorg<7>对应的晶体管65及与信号RONNOorg<5>对应的晶体管67设为接通状态选择,将与信号RONNOorg<6>对应的晶体管66设为断开状态设为不选择。因此,在输出信号为"H"电平的情况下,从PMOS输出缓冲器50<7>、50<5>、及50<0>的晶体管61<7>、61<5>、及61<0>将"H"电平的电压施加于垫片30<0>。1.3关于制品出货前的测试步骤中的Ron信息的运算其次,使用图8对制品出货前的测试步骤中的Ron信息的运算进行说明。图8的例子对使用内置于NAND型闪存100的芯片内的测试用晶体管未图示的情况进行说明。例如,测试用晶体管是在测试步骤中测定晶体管的制造差异例如,接通电阻Ron或阈值电压的差异等时使用。此外,测试用PMOS晶体管也可以为与输出缓冲器49的晶体管61<0>~61<7>的任一个相同的晶体管尺寸,测试用NMOS晶体管也可以为与输出缓冲器49的晶体管62<0>~62<7>的任一个相同的晶体管尺寸。如图8所示,首先,测定测试用晶体管的源极-漏极间电流Ids步骤S10。更具体来说,在测试用PMOS晶体管的情况下,对源极施加与输出缓冲器相同的电压VCCQ,对漏极施加电压VCCQ2。在此状态下,测定将测试用PMOS晶体管设为接通状态时的电流Ids。同样地,在测试用NMOS晶体管的情况下,对漏极施加电压VCCQ2,将源极接地。在此状态下,测定将测试用NMOS晶体管设为接通状态时的电流Ids。其次,为了使输出阻抗与设定值一致,根据电流Ids的测定结果运算输出缓冲器49的输出晶体管的晶体管尺寸步骤S11。更具体来说,如果将输出阻抗的设定值设为R,那么输出晶体管所需要的电流I成为I=VCCQ2。如果将测试用晶体管的栅极宽度设为Wtest,那么输出晶体管的晶体管尺寸栅极宽度W成为W=IIdsxWtest。使用该式,运算PMOS晶体管尺寸及NMOS晶体管尺寸。其次,基于所运算的晶体管尺寸,运算Ron信息步骤S12。更具体来说,以将PMOS输出缓冲器群50的PMOS晶体管61<0>~61<7>组合所得的合成的晶体管尺寸成为最接近所运算的PMOS晶体管尺寸的值的方式决定Ron信息即信号RONPOorg<7:0>。同样地,以将NMOS输出缓冲器群51的NMOS晶体管62<0>~62<7>组合所得的合成的晶体管尺寸成为最接近所运算的NMOS晶体管尺寸的值的方式,决定Ron信息即信号RONNOorg<7:0>。其次,将所运算的Ron信息储存于存储单元阵列21步骤S13。1.4关于本实施方式的效果若为本实施方式的构成,则可提高半导体存储装置的可靠性。以下,对本效果进行详细叙述。例如,在并未为使输出阻抗与设定值一致而调整输出缓冲器的晶体管尺寸,且调整预驱动器的晶体管尺寸、即预驱动器的驱动能力的情况下,存在因预驱动器的驱动能力的差异导致输出信号的电压的上升与下降的时间产生偏差的情况。如图9所示,例如信号DQS及BDQS中,如果P预驱动器与N预驱动器的驱动能力相同,则信号DQS及BDQS以相同时间结束信号的反转。因此,各个信号的交点成为电压VCCQ2。而且,在P预驱动器内的NMOS晶体管的驱动能力低的情况下,有时信号BDQS从"L"电平反转为"H”电平、即从电压VSS向电压VCCQ上升的时间晚于信号DQS的反转时间。更具体来说,例如,在为了使输出阻抗与设定值一致而必须增大NMOS输出缓冲器的NMOS晶体管的晶体管尺寸的情况下,如果不对P预驱动器内的NMOS晶体管也增大晶体管尺寸,那么根据NMOS晶体管的驱动能力,从P预驱动器向PMOS输出缓冲器的"L"电平的电压供给会产生延迟。其结果为,PMOS输出缓冲器中的"H"电平的电压施加会产生延迟。在此种情况下,信号DQS与信号BDQS的交点从电压VCCQ2降低电压VOX。电压VOX表示从电压VCCQ2的偏移量,电压VOX的值越大、即VOX特性越劣化,那么在控制器撷取输出信号时越会产生延迟时间偏斜。因此,撷取输出信号时的有效时间减少,输出信号的可靠性降低。而且,在N预驱动器内的PMOS晶体管的驱动能力低的情况下,有时信号DQS从"H"电平反转为"L"电平的时间晚于信号BDQS的反转时间。更具体来说,例如,在为了使输出阻抗与设定值一致必须增大PMOS输出缓冲器的PMOS晶体管的晶体管尺寸的情况下,如果不对N预驱动器内的PMOS晶体管也增大晶体管尺寸,那么根据PMOS晶体管的驱动能力,从N预驱动器向NMOS输出缓冲器的"H"电平的电压供给会产生延迟。其结果为,NMOS输出缓冲器中的"L"电平的电压施加会产生延迟。在此情况下,信号DQS与信号BDQS的交点从电压VCCQ2增高电压VOX,VOX特性劣化。相对于此,如果是本实施方式的构成,那么使用用于调整输出缓冲器的晶体管尺寸的Ron信息,也可以调整预驱动器的晶体管尺寸。更具体来说,可以使用调整PMOS晶体管的晶体管尺寸的Ron信息信号RONPOorg调整N预驱动器内的PMOS晶体管的晶体管尺寸,使用调整NMOS晶体管的晶体管尺寸的Ron信息信号RONNOorg调整P预驱动器内的NMOS晶体管的晶体管尺寸。因此,可以减少因晶体管尺寸的差异导致的预驱动器的驱动能力的差异。因此,可以改善VOX特性。由此,可以提高半导体存储装置的可靠性。进而,如果是本实施方式的构成,那么可以通过改善VOX特性而减少因信号DQS及BDQS导致的偏斜。因此,可以提高通信速度。2.第2实施方式其次,对第2实施方式进行说明。在第2实施方式中,对ZQ信息用作信号RONPOorg<7:0>及RONNOorg<7:0>的情况进行说明。以下,仅对于与第1实施方式不同的方面进行说明。2.1关于输出电路的构成其次,使用图10对输出电路10b的构成进行说明。如图10所示,与第1实施方式的图4不同的方面是在Ron_DAC寄存器41中储存有ZQ信息。由此,在未对Ron_DAC寄存器41供给ZQ信息的情况下,基于Ron信息的信号RONPOorg<7:0>被发送到Ron转换逻辑电路42及N预驱动器群48,且基于Ron信息的信号RONNOorg<7:0>被发送到Ron转换逻辑电路42及P预驱动器群47。另一方面,在对Ron_DAC寄存器41已供给ZQ信息的情况下,基于ZQ信息的信号RONPOorg<7:0>被发送到Ron转换逻辑电路42及N预驱动器群48,基于ZQ信息的信号RONNOorg<7:0>被发送到Ron转换逻辑电路42及P预驱动器群47。2.2关于本实施方式的效果如果是本实施方式的构成,那么可以获得与第1实施方式同样的效果。进而,如果是本实施方式的构成,那么可以将基于ZQ信息的信号RONPOorg<7:0>发送到Ron转换逻辑电路42及N预驱动器群48,将基于ZQ信息的信号RONNOorg<7:0>发送到Ron转换逻辑电路42及P预驱动器群47。即,可以基于ZQ信息控制预驱动器46及输出缓冲器49。3.第3实施方式其次,对第3实施方式进行说明。在第3实施方式中,对在测试步骤中使用输出缓冲器内的晶体管运算晶体管尺寸的情况进行说明。以下,只对与第1及第2实施方式不同的方面进行说明。3.1关于制品出货前的测试步骤中的Ron信息的运算使用图11对制品出货前的测试步骤中的Ron信息的运算进行说明。图11的例子是对使用输出缓冲器49的晶体管的情况进行说明。如图11所示,首先,选择Ron信息的任意位测定输出缓冲器49的任一晶体管的电流Ids步骤S20。更具体来说,在测定PMOS晶体管的电流Ids的情况下,在输出电路10b<0>中,例如将与PMOS输出缓冲器群50的PMOS晶体管61<0>对应的信号RONPOorg<0>设为"1"数据,将另一位设为"0"数据。然后,信号RONPO_OCD例如设为与信号RONPOorg相同。此外,可以在信号RONNOorg及信号RONNO_OCD中设定全"0"数据以外的任意的数据。如果在该状态下对输出控制电路43输入"1"数据的输出信号,那么晶体管61<0>成为接通状态。在该状态下,测定垫30<0>的电压成为VCCQ2时的晶体管61<0>的电流Ids。而且,测定NMOS晶体管的电流Ids的情况也同样地,例如,以NMOS输出缓冲器群51的NMOS晶体管62<0>成为接通状态的方式进行设定,而测定晶体管62<0>的电流Ids。其次,为了使输出阻抗与设定值一致,根据电流Ids的测定结果运算输出缓冲器49中的输出晶体管的晶体管尺寸步骤S11。更具体来说,与第1实施方式的图8同样地,如果将输出缓冲器49的选择晶体管上述的例子中,为晶体管61<0>或62<0>的栅极宽度设为Wsel,那么输出晶体管的晶体管尺寸栅极宽度W成为W=IIdsXWsel。使用该式运算PMOS晶体管尺寸及NMOS晶体管尺寸。其次,与第1实施方式的图8同样地,基于所运算的晶体管尺寸运算Ron信息步骤S12。其次,将所运算的Ron信息储存于存储单元阵列21步骤S13。3.2关于本实施方式的效果如果是本实施方式的构成,那么可以获得与第1及第2实施方式同样的效果。4.变化例等所述实施方式的半导体存储装置包含:第1端子30<0>,对外部设备200输出信号;多个第1输出缓冲器PMOS输出缓冲器50<m>及多个第2输出缓冲器NMOS输出缓冲器51<m>,连接于第1端子;寄存器Ron_DAC寄存器41,保存与多个第2输出缓冲器对应的第1信号RONNOorg及与多个第1输出缓冲器对应的第2信号RONPOorg;多个第1预驱动器P预驱动器47<m>,分别连接于多个第1输出缓冲器,包含第1反相器晶体管63及64、及分别并联地连接于第1反相器的接地电压供给端子的多个第1晶体管65~67,且多个第1晶体管根据第1信号RONNOorg运行;多个第2预驱动器N预驱动器48<m>,分别连接于多个第2输出缓冲器,包含第2反相器晶体管75及76及分别并联地连接于第2反相器的电源电压供给端子的多个第2晶体管71~73,多个第2晶体管根据第2信号RONPOorg运行;第1输出控制电路PMOS输出控制电路44,经由多条第1信号线而与多个第1预驱动器连接,能够根据将第2信号转换所得的第3信号RONPO_OCD选择多条第1信号线的至少1条;第2输出控制电路NMOS输出控制电路45,经由多条第2信号线而与多个第2预驱动器连接,能够根据将第1信号转换所得的第4信号RONNO_OCD选择多条第2信号线的至少1条;及第3输出控制电路输出控制电路43,对第1及第2输出控制电路发送输出信号。通过应用所述实施方式,可以提供一种能够提高可靠性的半导体存储装置。此外,实施方式并不限定于所述说明的方式,能够进行各种变化。例如,所述实施方式并不限定于使用NAND型闪存的半导体存储装置,也可以应用于使用其它存储器的半导体存储装置。进而,也可以应用于不具有存储器的半导体装置。进而,所述实施方式中的所谓“连接”也包含如下状态,即,中间介置例如晶体管或电阻等其它任何一种部件而间接地连接。对本发明的几个实施方式进行了说明,但这些实施方式是作为例子来提示的,并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施,可以在不脱离发明的主旨的范围内,进行各种省略、置换、变更。这些实施方式或其变化包含于发明的范围或主旨中,并且包含于申请专利范围所记载的发明及其均等的范围内。[符号的说明]1存储系统2主机设备10输入输出电路10a输入电路10b输出电路11ZQ校准电路12逻辑控制电路13就绪忙电路14状态寄存器15地址寄存器16指令寄存器17Set_Feature电路18定序器19电压产生电路20行解码器21存储单元阵列22读出放大器23数据寄存器24列解码器30~33垫片41Ron_DAC寄存器42Ron转换逻辑电路43输出控制电路44PMOS输出控制电路45NMOS输出控制电路46预驱动器47P预驱动器48N预驱动器49输出缓冲器50PMOS输出缓冲器51NMOS输出缓冲器61~68、71~77晶体管100NAND型闪存200控制器210主机接口电路220内置存储器230处理器240缓冲存储器250NAND接口电路260ECC电路300基准电阻

权利要求:1.一种半导体存储装置,其特征在于具备:第1端子,对外部设备输出信号;多个第1输出缓冲器及多个第2输出缓冲器,连接于所述第1端子;寄存器,保存与所述多个第2输出缓冲器对应的第1信号、及与所述多个第1输出缓冲器对应的第2信号;多个第1预驱动器,分别连接于所述多个第1输出缓冲器,且包含第1反相器、及分别并联地连接于所述第1反相器的接地电压供给端子的多个第1晶体管,所述多个第1晶体管根据所述第1信号运行;多个第2预驱动器,分别连接于所述多个第2输出缓冲器,且包含第2反相器、及分别并联地连接于所述第2反相器的电源电压供给端子的多个第2晶体管,所述多个第2晶体管根据所述第2信号运行;第1输出控制电路,经由多条第1信号线而与所述多个第1预驱动器连接,能够根据将所述第2信号转换所得的第3信号,选择所述多条第1信号线的至少1条;第2输出控制电路,经由多条第2信号线而与所述多个第2预驱动器连接,能够根据将所述第1信号转换所得的第4信号,选择所述多条第2信号线的至少1条;及第3输出控制电路,对所述第1及第2输出控制电路发送输出信号。2.根据权利要求1所述的半导体存储装置,其特征在于还具备:第2端子,连接有电阻元件;及校准电路,连接于所述第2端子,校准所述多个第1及第2输出缓冲器的输出阻抗;所述第3信号基于所述校准电路的校准结果及所述第2信号进行转换,所述第4信号基于所述校准电路的所述校准结果及所述第1信号进行转换。3.根据权利要求1所述的半导体存储装置,其特征在于还具备:保存所述多个第1及第2输出缓冲器的设定值的第1电路,所述第3信号基于所述第1电路保存的所述设定值及所述第2信号进行转换,所述第4信号基于所述第1电路保存的所述设定值及所述第1信号进行转换。4.根据权利要求1至3中任一项所述的半导体存储装置,其特征在于:所述多个第1输出缓冲器分别包含晶体管尺寸不同的多个PMOS晶体管,所述多个第2输出缓冲器分别包含所述晶体管尺寸不同的多个NMOS晶体管。5.根据权利要求1至3中任一项所述的半导体存储装置,其特征在于:所述多个第1晶体管为NMOS晶体管,所述多个第2晶体管为PMOS晶体管。6.根据权利要求1所述的半导体存储装置,其特征在于还包含:第2端子,连接有电阻元件;及校准电路,连接于所述第2端子及所述寄存器,校准所述第1及第2输出缓冲器的输出阻抗;在所述校准电路进行校准的情况下,所述寄存器保存所述校准电路的校准结果作为所述第1及第2信号。

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