申请/专利权人：ARM有限公司

申请日：2021-03-04

公开（公告）日：2022-12-02

公开（公告）号：CN115427936A

主分类号：G06F12/0813

分类号：G06F12/0813;G06F12/0817;G06F12/084;G06F12/0868

优先权：["20200324 US 16/828,207"]

专利状态码：在审-实质审查的生效

法律状态：2023.04.04#实质审查的生效;2022.12.02#公开

摘要：本公开提供了一种包括一组数据处理节点的电路，该一组数据处理节点包括：两个或更多个主控节点，该两个或更多个主控节点各自具有保持来自主存储器的数据项的副本的相应存储电路，数据项的每个副本与指示标识信息相关联以指示相应副本的一致性状态，该指示标识信息被配置为至少指示该副本的更新时间是否比由该主存储器保持的该数据项新；主节点，该主节点用于对数据访问操作进行序列化并控制由该一组数据处理节点保持的数据项之间的一致性，使得写入到存储器地址的数据与响应于后续访问请求从该存储器地址读取的数据一致；以及一个或多个从节点，该一个或多个从节点包括该主存储器；其中：该一组数据处理节点中的请求节点被配置为关于给定存储器地址处的给定数据项的副本将条件请求传送到该一组数据处理节点中的目标节点，该条件请求与执行条件相关联并且是将该给定数据项的该副本写入到该数据处理节点中的目的节点的请求；并且响应于该条件请求，该目标节点被配置为：i当该执行条件的结果为成功时，将该数据项写入到该目的节点并且将完成成功指示标识传送到该请求节点；以及ii当该执行条件的该结果为失败时，将完成失败指示标识传送到该请求节点。

主权项：1.一种电路，所述电路具有：一组数据处理节点，所述一组数据处理节点包括：两个或更多个主控节点，所述两个或更多个主控节点各自具有保持来自主存储器的数据项的副本的相应存储电路，数据项的每个副本与指示标识信息相关联以指示所述相应副本的一致性状态，所述指示标识信息被配置为至少指示所述副本的更新时间是否比由所述主存储器保持的所述数据项新；主节点，所述主节点用于对数据访问操作进行序列化并控制由所述一组数据处理节点保持的数据项之间的一致性，使得写入到存储器地址的数据与响应于后续访问请求从所述存储器地址读取的数据一致；和一个或多个从节点，所述一个或多个从节点包括所述主存储器；其中：所述一组数据处理节点中的请求节点被配置为关于给定存储器地址处的给定数据项的副本将条件请求传送到所述一组数据处理节点中的的目标节点，所述条件请求与执行条件相关联并且是将所述给定数据项的所述副本写入到所述数据处理节点中的目的节点的请求；并且响应于所述条件请求，所述目标节点被配置为：i当所述执行条件的结果为成功时，将所述数据项写入到所述目的节点并将完成成功指示标识传送到所述请求节点；以及ii当所述执行条件的所述结果为失败时，将完成失败指示标识传送到所述请求节点。

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权利要求：

百度查询： ARM有限公司 电路和方法

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