申请/专利权人：爱思开海力士有限公司

申请日：2018-02-12

公开（公告）日：2022-12-02

公开（公告）号：CN109119122B

主分类号：G11C29/00

分类号：G11C29/00;G11C29/44

优先权：["20170626 KR 10-2017-0080529"]

专利状态码：有效-授权

法律状态：2022.12.02#授权;2019.01.25#实质审查的生效;2019.01.01#公开

摘要：本申请可以提供一种地址控制电路。地址控制电路可以包括：第一路径电路，其被配置为根据控制信号和地址信号来产生块选择信号。地址控制电路可以包括：第二路径电路，其被配置为使用控制信号来产生在与地址信号的转变定时基本相同的定时处进行转变的虚设地址信号，并且使用虚设地址信号来产生用于锁存块选择信号的地址锁存信号。

主权项：1.一种地址控制电路，包括：第一路径电路，其被配置为根据控制信号和地址信号来产生块选择信号；以及第二路径电路，其被配置为使用控制信号来产生在与地址信号的转变定时基本相同的定时处进行转变的虚设地址信号，并且使用虚设地址信号来产生用于锁存块选择信号的地址锁存信号，其中，第二路径电路包括通过复制第一路径电路的内部电路配置而形成的电路配置。

全文数据：地址控制电路以及包括其的半导体器件相关申请的交叉引用本申请要求2017年6月26日向韩国知识产权局提交的申请号为10-2017-0080529的韩国专利申请的优先权，其公开内容通过引用整体合并于此。技术领域各种实施例总体而言涉及一种半导体器件，更具体地，涉及一种地址控制电路以及包括其的半导体装置。背景技术半导体装置可以包括存储单元阵列，并且存储单元阵列可以被划分为存储体单元在下文中，被称为存储体。根据从外部设备输入的地址信号，可以产生用于选择选自多个存储体之中的存储体的某个区域例如，MAT的块选择信号。用于将块选择信号锁存在对应的存储体中的地址锁存信号可以响应于根据命令组合的存储体激活信号而产生。这里，地址锁存信号的来源与块选择信号的来源不同，并且应当确保用于修复操作等的定时裕度。因此，地址锁存信号别无选择，只能产生相对于块选择信号的定时偏斜，并且半导体装置的操作性能可能由于这种定时偏斜而劣化。发明内容在一个实施例中，可以提供一种地址控制电路。地址控制电路可以包括：第一路径电路，其被配置为根据控制信号和地址信号来产生块选择信号。地址控制电路可以包括：第二路径电路，其被配置为使用控制信号来产生在与地址信号的转变定时基本相同的定时处进行转变的虚设地址信号，并且可以使用虚设地址信号来产生用于锁存块选择信号的地址锁存信号。在一个实施例中，可以提供一种半导体装置。半导体装置可以包括包含多个存储体的存储区域。每个存储体可以被配置为根据地址锁存信号来接收块选择信号，并且可以选择由块选择信号所限定的子单元存储块。半导体装置可以包括：修复控制电路，其被配置为当内部地址信号与内部储存的缺陷地址相对应时执行选择冗余字线代替存储区域的正常字线的修复操作。半导体装置可以包括：命令和地址命令地址处理电路，其被配置为接收和解码命令和外部地址信号，产生与正常操作和修复操作有关的信号，并且将信号提供给存储区域和修复控制电路。半导体装置可以被配置为根据外部地址信号来产生块选择信号，并且可以使用虚设地址信号来产生地址锁存信号，所述虚设地址信号被产生为在与外部地址信号的转变定时基本相同的定时处进行转变。附图说明图1是示出根据一个实施例的存储系统的配置的示图。图2是示出图1的层叠式半导体存储器的任意一个半导体存储器的配置的示图。图3是示出根据一个实施例的地址控制电路的配置的示图。图4是示出图3的地址选择电路的配置的示图。图5是示出图3的虚设地址选择电路的配置的示图。图6是示出根据一个实施例的地址锁存信号的定时的示图。具体实施方式在下文中，将参照附图描述本公开的实施例。各种实施例可以提供能够将用于控制地址的定时偏斜最小化的地址控制电路，并且半导体装置可以包括该地址控制电路。根据一个实施例的存储系统100可以例如以系统级封装结构、多芯片封装结构或片上系统结构的形式来体现，或者可以以包括多个封装体的层叠封装体结构的形式来体现。参考图1，根据一个实施例的存储系统100可以包括半导体存储器101即，通过将多个裸片层叠而形成的层叠式半导体存储器101、存储器控制器中央处理单元CPU或图形处理单元GPU、插入层和封装衬底。在一个实施例中，例如，半导体装置可以包括存储系统100。在一个实施例中，例如，半导体器件可以包括半导体装置。层叠式半导体存储器101可以以高带宽存储器HBM的形式来配置，该高带宽存储器HBM通过将多个裸片层叠并且经由穿通电极将裸片彼此电耦接而形成，使得输入和输出输入输出单元的数量增加，从而增加其带宽。插入层可以耦接到封装衬底的上部。层叠式半导体存储器101和存储器控制器CPU或GPU可以耦接到插入层的上部。层叠式半导体存储器101和存储器控制器CPU或GPU可以分别包括通过插入层而彼此耦接的物理区域PHY。层叠式半导体存储器101可以包括多个裸片，例如，基础裸片和多个核心裸片。基础裸片和多个核心裸片可以通过多个穿通电极例如，穿通硅通孔TSV而彼此电耦接。参考图2，图1的层叠式半导体存储器101中的任意一个例如，核心裸片102可以包括存储区域103、行和列行列解码器104、命令和地址命令地址处理电路105以及修复控制电路106。行列解码器104可以对行地址和列地址进行解码，并选择存储区域103的字线和位线。命令地址处理电路105可以从外部设备接收命令地址信号CA，对命令地址信号CA进行解码，并且产生与正常操作有关的诸如读取命令和写入命令读取命令写入命令的命令或与启动操作和修复操作有关的信号。在一个实施例中，例如，命令地址处理电路105可以从外部设备接收包括外部地址信号的命令地址信号CA。命令地址处理电路105可以将与正常操作和修复操作相关的行地址和列地址提供给行列解码器104或修复控制电路106。修复控制电路106可以根据从命令地址处理电路105产生的命令例如，修复命令而在内部熔丝阵列上对在封装之前或之后检测到的缺陷地址进行编程。在从外部设备输入的地址与内部储存的缺陷地址相对应的情况下，修复控制电路106可以执行选择冗余字线代替存储区域103的正常字线的修复操作。此外，在从外部设备输入的地址与内部储存的缺陷地址相对应的情况下，修复控制电路106可以将用于防止存储区域103的正常字线被使能的正常激活块信号NXEB提供给存储区域103。修复控制电路106中的熔丝阵列可以以熔丝组为基础储存缺陷地址，即与存储区域103的存储单元之中被确定为有缺陷的存储单元相对应的地址。修复控制电路106中的熔丝阵列可以由不仅在晶片状态中而且在封装之后能够通过编程操作记录信息的电子熔丝电熔丝来配置。存储区域103可以包括多个存储体BK0至BKn。多个存储体BK0至BKn中的每个存储体都可以包括多个子单元存储块，例如区块。多个子单元存储块中的每个子单元存储块都可以包括正常字线例如，WL和冗余字线例如，RWL。多个存储体BK0至BKn中的每个存储体都可以响应于地址锁存信号BLSELP来接收块选择信号，并且选择由块选择信号BLKSEL限定的多个子单元存储块中的一个子单元存储块。多个存储体BK0至BKn中的每个存储体可以响应于正常激活块信号NXEB来防止当前选中的正常字线被使能。在根据一个实施例的半导体存储器102中，块选择信号BLKSEL和地址锁存信号BKSELP通过同一来源和同一路径来产生，使得两个信号之间的定时偏斜可以被最小化。这将参考图3至图5来描述。参考图3，根据一个实施例的地址控制电路200可以包括第一路径电路300和第二路径电路301。第一路径电路300可以设置在命令地址处理电路105、修复控制电路106和存储区域103之上。第二路径电路301可以设置在与第一路径电路300的区域相同的区域中。第一路径电路300可以是用于与地址信号ADD沿其传递以产生块选择信号BLKSEL的路径相对应的电路组件的通用术语。第一路径电路300可以响应于多个控制信号EACTP、IACTP和RAT以及地址信号ADD来产生块选择信号BLKSEL。在多个控制信号EACTP、IACTP和RAT之中，控制信号EACTP可以被称为外部激活信号，控制信号IACTP可以被称为内部激活信号，以及控制信号RAT可以被称为刷新信号。第一路径电路300可以包括地址选择电路400、地址锁存器500和块地址解码器600。地址选择电路400可以被包括在图2的命令地址处理电路105中。地址选择电路400可以响应于多个控制信号EACTP、IACTP和RAT来选择地址信号ADD，并且产生内部地址信号AX。地址锁存器500可以被包括在图2的修复控制电路106中。为了修复控制电路106的修复操作的目的，地址锁存器500可以锁存并输出内部地址信号AX。块地址解码器600可以被包括在图2的存储区域103中，例如，在多个存储体BK0至BKn的每个存储体中。块地址解码器600可以对地址锁存器500的输出进行解码并且产生块选择信号BLKSEL。第二路径电路301可以包括通过复制第一路径电路300的内部电路组件而形成的电路组件，使得第二路径电路301具有与第一路径电路300的传播延迟时间相同的传播延迟时间。第二路径电路301可以是用于不直接使用地址信号ADD但是与虚设地址信号AX_DMY沿其传递以产生地址锁存信号BKSELP的路径相对应的电路组件的通用术语，所述虚设地址信号AX_DMY具有与地址信号ADD的转变定时相同的转变定时。第二路径电路301可以通过使用多个控制信号EACTP、IACTP和RAT而在与地址信号ADD的转变定时相同的定时处进行输出电平的转变，来产生用于锁存块选择信号的地址锁存信号BKSELP。第二路径电路301可以包括虚设地址选择电路401、虚设地址锁存器501和脉冲发生器601。虚设地址选择电路401可以被包括在图2的命令地址处理电路105中。虚设地址选择电路401可以具有通过复制地址选择电路400而形成的电路配置。虚设地址选择电路401可以响应于多个控制信号EACTP、IACTP和RAT以及预充电信号PCG来选择电源电压VDD，并且产生虚设地址信号AX_DMY。虚设地址锁存器501可以被包括在图2的修复控制电路106中。虚设地址锁存器501可以具有通过复制地址锁存器500而形成的电路配置。虚设地址锁存器501可以被配置为锁存虚设地址信号AX_DMY。脉冲发生器601可以被包括在图2的存储区域103中，例如，在多个存储体BK0至BKn的每个存储体中。脉冲发生器601可以被设计成具有与块地址解码器600的传播延迟时间相同的传播延迟时间，或者被设计为使得可以通过测试模式信号、寄存器信号、熔丝组设定操作等的延迟时间上的变化来实现延迟时间补偿。脉冲发生器601可以响应于虚设地址锁存器501的输出信号的转变来产生地址锁存信号BKSELP。参考图4，图3的地址选择电路400可以包括第一反相器411至第五反相器415、第一晶体管420至第五晶体管424以及传输门431。第一反相器411可以将外部激活信号EACTP反相并将其输出。在正常激活操作期间，即当外部激活信号EACTP被使能为高电平时，传输门431可以将地址信号ADD传输到第二反相器412。第二反相器412的输出可以由第三反相器413来锁存，并且通过第四反相器414和第五反相器415输出为内部地址信号AX。第一晶体管420可以响应于上电信号PWRUP来将内部地址信号AX初始化为初始电平，例如低电平。在刷新操作期间即，刷新信号RAT在内部激活信号IACTP已被使能为高电平之后而被使能为高电平时，第二晶体管421至第四晶体管424可以使用接地电压VSS来使能内部地址信号AX。当内部激活信号IACTP和刷新信号RAT两者都被禁止为低电平时，第二晶体管421至第四晶体管424可以使用电源电压VDD来将内部地址信号AX初始化为低电平。参考图5，图3的虚设地址选择电路401可以以与地址选择电路400相同的方式来配置，不同在于添加第六晶体管425和第六反相器416、电源电压VDD代替地址信号ADD被施加到传输门431以及电源电压VDD被施加到第二晶体管421的栅极。第六反相器416可以将预充电信号PCG反相并将其输出。当预充电信号PCG被使能为高电平时，第六晶体管425可以将虚设地址信号AX_DMY初始化为低电平。当外部激活信号EACTP被使能为高电平时，传输门431可以在正常激活操作期间使用电源电压VDD的电平来将虚设地址信号AX_DMY使能为高电平。当内部激活信号IACTP被使能为高电平时，不管刷新操作如何，第二晶体管421至第四晶体管424都可以使用接地电压VSS来将虚设地址信号AX_DMY使能为高电平。这里，电源电压VDD而不是刷新信号RAT参考图4被施加到第二晶体管421的栅极。因此，不管刷新操作如何，虚设地址选择电路401都可以响应于内部激活信号IACTP来将虚设地址信号AX_DMY使能为高电平。如上所述，本公开的一个实施例可以被设计为使得第二路径电路301具有与地址信号ADD沿其传递的第一路径电路300的来源相同的来源即，相同的信号发生开始定时和相同的传播延迟时间。参考图6，地址锁存信号BKSELP可以在与块选择信号BLKSEL的定时相同的定时处来产生，从而不需要考虑用于执行与正常激活块信号NXEB相对应的操作的地址锁存信号BKSELP的裕度。因此，可以改善作为与半导体装置的操作有关的标准的tRCD行地址选通RAS到列地址选通CAS延迟，并且不管tRRD行激活到行激活延迟如何都可以操作半导体装置。虽然以上已经描述了各种实施例，但是本领域技术人员将会理解，所描述的实施例仅是示例。因此，本文中描述的数据储存器件及其操作方法不应该基于所描述的实施例而受到限制。

权利要求：1.一种地址控制电路，包括：第一路径电路，其被配置为根据控制信号和地址信号来产生块选择信号；以及第二路径电路，其被配置为使用控制信号来产生在与地址信号的转变定时基本相同的定时处进行转变的虚设地址信号，并且使用虚设地址信号来产生用于锁存块选择信号的地址锁存信号。2.根据权利要求1所述的地址控制电路，其中，控制信号包括外部激活信号、内部激活信号和刷新信号中的至少一种。3.根据权利要求1所述的地址控制电路，其中，第一路径电路包括：地址选择电路，其被配置为根据控制信号来选择地址信号并产生内部地址信号；地址锁存器，其被配置为锁存内部地址信号；以及块地址解码器，其被配置为对地址锁存器的输出进行解码并产生块选择信号。4.根据权利要求1所述的地址控制电路，其中，第二路径电路被配置为具有与第一路径电路的传播延迟时间基本相同的传播延迟时间。5.根据权利要求1所述的地址控制电路，其中，第二路径电路包括通过复制第一路径电路的内部电路配置而形成的电路配置。6.根据权利要求1所述的地址控制电路，其中，第二路径电路设置在与第一路径电路的区域相同的区域中。7.根据权利要求1所述的地址控制电路，其中，第一路径包括与地址信号沿其传递以产生块选择信号的路径相对应的电路组件。8.根据权利要求1所述的地址控制电路，其中，第二路径包括与虚设地址信号沿其传递以产生地址锁存信号的路径相对应的电路组件，所述虚设地址信号具有与地址信号的转变定时基本相同的转变定时。9.根据权利要求3所述的地址控制电路，其中，第二路径电路包括：虚设地址选择电路，其通过复制地址选择电路来配置，并且被配置为根据控制信号来使用电源电压产生虚设地址信号；虚设地址锁存器，其通过复制地址锁存器来配置，并且被配置为锁存虚设地址信号；以及脉冲发生器，其被配置为响应于虚设地址锁存器的输出信号的转变来产生地址锁存信号。10.根据权利要求9所述的地址控制电路，其中，脉冲发生器被设计成具有与块地址解码器的传播延迟时间基本相同的传播延迟时间，或者被设计为使得通过延迟时间的变化来实现延迟时间补偿。11.一种半导体装置，包括：存储区域，其包括多个存储体，每个存储体被配置为根据地址锁存信号来接收块选择信号，并选择由块选择信号限定的子单元存储块；修复控制电路，其被配置为当内部地址信号与内部储存的缺陷地址相对应时执行选择冗余字线代替存储区域的正常字线的修复操作；以及命令和地址命令地址处理电路，其被配置为接收和解码命令和外部地址信号，产生与正常操作和修复操作有关的信号，并且将信号提供给存储区域和修复控制电路，半导体装置，其被配置为根据外部地址信号来产生块选择信号，并且使用虚设地址信号来产生地址锁存信号，其中所述虚设地址信号被产生为在与外部地址信号的转变定时基本相同的定时处进行转变。12.根据权利要求11所述的半导体装置，其中，被配置为产生块选择信号的第一路径电路设置在命令地址处理电路、修复控制电路和存储区域中，以及其中，被配置为产生地址锁存信号的第二路径电路设置在与第一路径电路的区域相同的区域中。13.根据权利要求12所述的半导体装置，其中，第一路径电路包括：地址选择电路，其被配置为选择地址信号并产生内部地址信号；地址锁存器，其被配置为锁存内部地址信号；以及块地址解码器，其被配置为对地址锁存器的输出进行解码并产生块选择信号。14.根据权利要求13所述的半导体装置，其中，地址选择电路设置在命令地址处理电路中。15.根据权利要求13所述的半导体装置，其中，地址锁存器设置在修复控制电路中。16.根据权利要求13所述的半导体装置，其中，块地址解码器设置在来自所述多个存储体之中的存储体中的存储区域中。17.根据权利要求12所述的半导体装置，其中，第二路径电路被配置为具有与第一路径电路的传播延迟时间基本相同的传播延迟时间。18.根据权利要求12所述的半导体装置，其中，第二路径电路包括通过复制第一路径电路的内部电路配置而形成的电路配置。19.根据权利要求13所述的半导体装置，其中，第二路径电路包括：虚设地址选择电路，其通过复制地址选择电路来配置，并且被配置为使用电源电压来产生虚设地址信号；虚设地址锁存器，其通过复制地址锁存器来配置，并且被配置为锁存虚设地址信号；以及脉冲发生器，其被配置为响应于虚设地址锁存器的输出信号的转变而产生地址锁存信号。20.根据权利要求19所述的半导体装置，其中，脉冲发生器被设计成具有与块地址解码器的传播延迟时间基本相同的传播延迟时间，或者被设计为使得通过延迟时间的变化来实现延迟时间补偿。

百度查询： 爱思开海力士有限公司 地址控制电路及半导体装置

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD