申请/专利权人：铠侠股份有限公司

申请日：2022-07-01

公开（公告）日：2022-12-02

公开（公告）号：CN217955859U

主分类号：H01L27/11524

分类号：H01L27/11524;H01L27/11551;H01L27/1157;H01L27/11578

优先权：["20220322 JP 2022-044896"]

专利状态码：有效-授权

法律状态：2022.12.02#授权

摘要：实施方式提供集成性高的半导体存储装置。实施方式的半导体存储装置具有层叠体、多条位线以及多个柱状体。多条位线包括第1位线、第2位线、第3位线以及第4位线。多个柱状体包括第1柱状体、第2柱状体、第3柱状体、第4柱状体、第5柱状体、第6柱状体、第7柱状体以及第8柱状体。第1柱状体与第1位线电连接。第2柱状体与第3位线电连接。第3柱状体与第2位线电连接。第4柱状体与第4位线电连接，第5柱状体与第2位线电连接。第6柱状体与第4位线电连接。第7柱状体与第1位线电连接。第8柱状体与第3位线电连接。

主权项：1.一种半导体存储装置，具有：层叠体，其通过在第1方向上交替地层叠多个导电层和多个绝缘层而形成；多条位线，其在所述层叠体的上方，沿着与所述第1方向交叉的第2方向延伸，并且在与所述第1方向和所述第2方向交叉的第3方向上相互空开间隔而配置；至少一个以上的第1绝缘体，其在所述层叠体内沿着所述第1方向和所述第3方向延伸，在所述第2方向上将所述多个导电层截断；至少一个以上的第2绝缘体，其在所述第1方向和所述第2方向上延伸，在所述第2方向上将所述多个导电层中的至少包括最上层的一部分截断；多个柱状体，其在所述第1绝缘体与所述第2绝缘体之间以及相邻的所述第2绝缘体之间的各区域中的、相互相邻的第1区域和第2区域内，在所述第1方向上延伸，各自包括半导体主体；以及多个过孔，各自将所述多个柱状体中的任一个柱状体与所述多条位线中的任一条位线连接，所述多条位线包括在所述第3方向上依次排列的第1位线、第2位线、第3位线以及第4位线，所述多个柱状体包括在所述第2方向上依次排列的第1柱状体、第2柱状体、第3柱状体、第4柱状体、第5柱状体、第6柱状体、第7柱状体以及第8柱状体，所述第1柱状体配置为从所述第1方向观察时与所述第1位线重叠，所述第2柱状体配置为从所述第1方向观察时与所述第3位线重叠，所述第3柱状体配置为从所述第1方向观察时与所述第2位线重叠，所述第4柱状体配置为从所述第1方向观察时与所述第4位线重叠，所述第5柱状体配置为从所述第1方向观察时与所述第2位线重叠，所述第6柱状体配置为从所述第1方向观察时与所述第4位线重叠，所述第7柱状体配置为从所述第1方向观察时与所述第1位线重叠，所述第8柱状体配置为从所述第1方向观察时与所述第3位线重叠，所述第1柱状体与所述第1位线电连接，所述第2柱状体与所述第3位线电连接，所述第3柱状体与所述第2位线电连接，所述第4柱状体与所述第4位线电连接，所述第5柱状体与所述第2位线电连接，所述第6柱状体与所述第4位线电连接，所述第7柱状体与所述第1位线电连接，所述第8柱状体与所述第3位线电连接。

全文数据：

权利要求：

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