申请/专利权人：三星电子株式会社

申请日：2017-06-30

公开（公告）日：2023-01-13

公开（公告）号：CN107564564B

主分类号：G11C11/4091

分类号：G11C11/4091;G11C11/4094;G11C11/4097

优先权：["20160630 KR 10-2016-0082768","20170324 US 15/469,037"]

专利状态码：有效-授权

法律状态：2023.01.13#授权;2019.06.04#实质审查的生效;2018.01.09#公开

摘要：一种存储器件包括了包括多个存储器单元在内的存储器单元阵列、连接到多个存储器单元的多条字线、连接到多个存储器单元的多条位线、连接到多个存储器单元的多条互补位线、多条辅助位线、多条辅助互补位线和开关电路。开关电路在写操作期间将多条辅助位线电连接到多条位线，在写操作期间将多条辅助互补位线电连接到多条互补位线，在读操作期间将多条辅助位线与多条位线电断开，并且在读操作期间将多条辅助互补位线与多条互补位线电断开。

主权项：1.一种存储器件，包括：存储单个位的存储器单元；连接到所述存储器单元的字线；连接到所述存储器单元的位线；连接到所述存储器单元的互补位线；辅助位线；辅助互补位线；以及开关电路，其中所述开关电路在写操作期间将所述辅助位线电连接到所述位线，在写操作期间将所述辅助互补位线电连接到所述互补位线，在读操作期间将所述辅助位线与所述位线电断开，并且在读操作期间将所述辅助互补位线与所述互补位线电断开。

全文数据：存储器单元、存储器件及其电子设备[0001]相关申请的交叉引用[0002]本申请要求于2016年6月30日在韩国知识产权局提交的韩国专利申请No.10-2016-0082768以及于2017年3月24日在美国专利和商标局提交的美国专利申请15469,037的优先权，其内容通过引用整体并入本文，其公开内容通过引用并入本文。技术领域[0003]本发明构思的示例性实施例涉及半导体器件，更具体地，涉及存储器单元和具有存储器单元的存储器件。背景技术[0004]静态随机存取存储器SRAM器件通常在写操作期间通过位线和互补位线将数据存储在存储器单元的锁存电路中，并且在读操作期间通过感测位线和互补位线之间的电压差来读取存储在存储器单元的锁存电路中的数据，所述电压差基于存储在存储器单元的锁存电路中的数据确定。[0005]在SRAM器件中，当位线和互补位线的宽度相对较大时，写操作的性能通常增强并且读操作的性能通常降低。备选地，当位线和互补位线的宽度相对较小时，写操作的性能通常降低并且读操作的性能通常增强。发明内容[0006]本发明构思的示例性实施例提供了一种增强写操作的性能和读操作的性能的存储器单元。[0007]本发明构思的示例性实施例提供了包括存储器单元在内的存储器件。[0008]根据示例性实施例，存储器件包括了包括多个存储器单元在内的存储器单元阵列、连接到多个存储器单元的多条字线、连接到多个存储器单元的多条位线、连接到多个存储器单元的多条互补位线、多条辅助位线、多条辅助互补位线和开关电路。开关电路在写操作期间将多条辅助位线电连接到多条位线，在写操作期间将多条辅助互补位线电连接到多条互补位线，在读操作期间将多条辅助位线与多条位线电断开，并且在读操作期间将多条辅助互补位线与多条互补位线电断开。[0009^根据示例性实施例，存储器件包括:存储器单元，其存储单个位;字线，连接到存储器单元;位线，连接到存储器单元;互补位线，连接到存储器单元;辅助位线;辅助互补位线和开关电路。开关电路在写操作期间将辅助位线电连接到位线，在写操作期间将辅助互补位线电连接到互补位线，在读操作期间将辅助位线与位线电断开，并且在读操作期间将辅助互补位线与互补位线电断开。[0010]根据示例性实施例，存储器件包括了包括多个存储器单元在内的存储器单元阵列、连接到多个存储器单元的多条字线、连接到多个存储器单元的多条位线、连接到多个存储器单元的多条互补位线、多条辅助位线、多条辅助互补位线和开关电路。开关电路响应于接收到具与掬作的弟一值的写信号而将多条辅助位线电连接到多条位线，响应于接收到具有指示写操^的第一值的写信号而将多条辅助互补位线电连接到多条互补位线，响应于接收到具有指示^操作的第二值的写信号而将多条辅助位线与多条位线电断开，以及响应于接收到具有指示读操作的第二值的写信号将多条辅助互补位线与多条互补位线电断开。[0011根据示例性实施例，存储器件包括:存储器单元，其存储单个位;字线，连接到存储器单元;位线，连接到存储器单元;互补位线，连接到存储器单元;辅助位线;辅助互补位线；第一开关，连接在位线和辅助位线之间；以及第二开关，连接在互补位线和辅助互补位线之间。第一开关响应于接收到具有指示写操作的第一值的写信号将辅助位线电连接到位线，并且响应于接收到具有指示读操作的第二值的写信号将辅助位线与位线电断开。第二开关响应于接收到具有指示写操作的第一值的写信号将辅助互补位线电连接到互补位线，并且响应于接收到具有指示读操作的第二值的写信号将辅助互补位线与互补位线电断开。[0012]根据示例性实施例，存储器单元包括字线、位线、互补位线、辅助位线、辅助互补位线、数据存储电路、第一晶体管和第二晶体管。数据存储电路存储一位数据。第一晶体管耦接在位线和数据存储电路的第一电极之间，并且包括耦接到字线的栅极。第二晶体管耦接在互补位线和数据存储电路的第二电极之间，并且包括耦接到字线的栅极。在写操作期间，辅助位线电连接到位线，辅助互补位线电连接到互补位线。在读操作期间，辅助位线与位线电断开，辅助互补位线与互补位线电断开。[0013]根据示例性实施例，存储器件包括存储器单元阵列、多条辅助位线、多条辅助互补位线以及开关电路。存储器单元阵列包括耦接到多条字线、多条位线和多条互补位线的多个存储器单元。多条辅助位线基本上平行于多条位线。多条辅助互补位线基本上平行于多条互补位线。在写操作期间，开关电路被接通以分别将多条辅助位线电连接到多条位线，并且分别将多条辅助互补位线电连接到多条互补位线。在读操作期间，开关电路被断开以分别将多条辅助位线与多条位线电断开，并且分别将多条辅助互补位线与多条互补位线电断开。附图说明[0014]通过参考附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将变得更显而易见，其中：_[0015]图1是示出了根据本发明构思的示例性实施例的存储器件的框图。[0016]图2是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的存储器单元阵列的示例的电路图。_[0017]图3是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的多条位线、多条互补位线、多条辅助位线和多条辅助互补位线的布置的示例的图。[0018]图4是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的多条位线、多条互补位线、多条辅助位线和多条辅助互补位线的布置的示例的图。[0019]图5是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的多条位线、多条互补位线、多条辅助位线和多条辅助互补位线的布置的示例的图。[0020]图6是示出了根据本发明构思的示例性实施例的图1的存储器件的写性能的增强的图。[0021]图7是示出根据本发明构思的示例性实施例的图1的存储器件的读性能的增强的图。[0022]图8是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的多路复用器电路的示例的框图。[0023]图9是示出了根据本发明构思的示例性实施例的图1的存储器件的操作的图。[0024]图10是示出了根据本发明构思的示例性实施例的移动系统的框图。具体实施方式[0025]以下将参照附图更全面地描述本发明构思的示例性实施例。贯穿附图的相同附图标记可以表示相同元件。[0026]在此可以使用空间相对术语如“下方”、“之下”、“下部”、“下面”、“之上”、“上部”等，以便于描述如在附图中示出的一个元件或特征相对于另外一个或多个元件或一个或多个特征的关系。将被理解的是，空间上的相对术语除了包括在附图中示出的方向之夕卜，还意图包含设备在使用中或操作中的不同方向。例如，如果附图中的器件被翻转，则被描述为在其他元件或者特征“之下”或者“下方”或者“下面”的元件将定向在其它元件或者特征的“之上”。因此，示例性术语“之下”和“下面”可以涵盖之上和之下的定向。此外，还将理解，当层被称为在两层“之间”时，其可以是两层之间的唯一层，或者也可以存在一个或多个中间层。[0027]应当理解，术语“第一”、“第二”、“第三”等在本文中用于区分一个元件与另一个元件，并且元件不受这些术语限制。因此，在另一示例性实施例中，示例性实施例中的“第一”元件可以被描述为“第二”元件。如本文中使用的，单数形式“一个”、“一”和“该”还意在包括复数形式，除非上下文明确地另外指示。[0028]本文中，本领域普通技术人员将理解，当两个或更多个元件或值被描述为彼此基本上相同或大致相等时，应当理解，元件或值彼此相同，彼此不可区分或彼此可区分但是在功能上彼此相同。此外，本领域普通技术人员将理解，当两个处理被描述为基本同时地或基本上彼此在相同的时间处执行时，应当理解，可以在精确相同的时间或大致相同的时间处执行处理。将进一步理解，本领域普通技术人员将理解，当将两个部件或方向描述为基本上彼此平行或垂直延伸时，两个部件或方向精确地彼此平行或垂直延伸，或者大致平行或彼此垂直地延伸。[0029]图1是示出了根据本发明构思的示例性实施例的存储器件的框图。[0030]参考图1，存储器件10包括存储器单元阵列1〇〇、控制器也称为控制器电路200、行解码器也称为行解码器电路30〇、多路复用器也称为多路复用器电路400、连接到多路复用器电路400的多个写驱动器也称为写驱动器电路500、连接到多路复用器电路400的多个读出放大器也称为读出放大器电路600以及数据输入输出（IO缓冲器也称为数据IO缓冲器电路700。[0031]在示例性实施例中，存储器设备10可以是静态随机存取存储器SRAM设备。然而，存储器单元10不限于此。[0032]存储器单元阵列100可以包括以多个行和列布置的多个存储器单元。多个存储器单元可以连接到第一至第n字线WL1〜WLn、第一至第m位线BL1〜BLm以及第一至第m互补位线BLB1〜BLBm。这里，n和m表示正整数。多个存储器单元中的每一个可以是例如SRAM单元。然而，多个存储器单元中的每一个不限于此。[0033]控制器200可以基于命令信号CMD和地址信号ADDR来控制存储器件10的操作。可以从外部设备例如，存储设备10外部的设备接收命令信号CMD和地址信号ADDR。[0034]控制器200可以基于地址信号ADDR产生行地址RA和列地址CA，向行解码器300提供行地址RA，并向多路复用器电路400提供列地址CA。此外，控制器200可以基于命令信号CMD产生写使能信和读使能信号R_EN，并向多路复用器电路400提供写使能信号1_£~和读使能信号R_EN。[0035]行解码器300可以通过第一至第n字线WL1〜WLn耦接到存储器单元阵列100。行解码器300可以对从控制器200提供的行地址RA进行解码，并且通过激活与行地址RA相对应的第一至第n字线WL1〜WLn中的一条来选择包括在存储器单元阵列100中的多个行中的一行。例如，行解码器300可以将字线驱动电压施加到与行地址RA相对应的字线。[0036]多路复用器电路400可以通过第一至第m位线BL1〜BLm和第一至第m互补位线BLB1〜BLBm耦接到存储器单元阵列100。多路复用器电路400可以对从控制器200提供的列地址CA进行解码，并且从第一至第m位线BL1〜BLm和第一至第m互补位线BLB1〜BLBm中选择与列地址CA相对应的位线和互补位线。[0037]此外，当从控制器200提供的写使能信号W_EN被激活时，多路复用器电路400可以将写驱动器500当中的与列地址CA相对应的列的写驱动器500耦接到所选择的位线和所选择的互补位线。例如，当写使能信号1_£~被激活时，多路复用器电路400可以将多个写驱动器500当中的与列地址CA相对应的写驱动器500连接到所选择的位线和所选择的互补位线。在这种情况下，数据IO缓冲器700可以将从外部设备接收的数据DT提供给与列地址CA相对应的写驱动器500，并且与列地址CA相对应的写驱动器500可以通过所选择的位线和所选择的互补位线将数据DT存储在存储器单元阵列100中。[0038]备选地，当从控制器200提供的读使能信号R_EN被激活时，多路复用器电路400可以将读出放大器600当中的与列地址CA相对应的列的读出放大器600耦接到所选择的位线和所选择的互补位线。例如，当读使能信号R_EN被激活时，多路复用器电路400可以将多个读出放大器600当中的与列地址CA相对应的读出放大器600连接到所选择的位线和所选择的互补位线。在这种情况下，与列地址CA相对应的读出放大器600可以基于所选择的位线的电压和所选择的互补位线的电压产生读数据DT，并且数据IO缓冲器700可以将从与列地址CA相对应的读出放大器600接收到的数据DT提供给外部设备。[0039]如图1所示，包括在存储器件10中的存储器单元阵列1〇〇还可以包括基本上与第一至第m位线BL1〜BLm相平行地延伸的第一至第m辅助位线ABL1〜ABLm、以及基本上与第一至第m互补位线BLB1〜BLBm相平行地延伸的第一至第m辅助互补位线ABLB1〜ABLBm。[0040]此外，包括在存储器件10中的存储器单元阵列100还可以包括开关电路110,其耦接在第一至第m位线BL1〜BLm和第一至第m辅助位线ABL1〜ABLm之间，并耦接在第一至第m互补位线BLB1〜BLBm和第一至第m辅助互补位线ABLB1〜ABLBm之间。在示例性实施例中，开关电路110可以响应于由控制器200提供的写信号WS而接通。[0041]在写操作期间，控制器200可以将处于激活状态的写信号提供给开关电路11〇。在这种情况下，开关电路110可以响应于处于激活状态的写信号WS而接通，使得第一至第m辅助位线ABL1〜ABLm分别电连接到第一至第„!位线BL1〜BLm，第一至第m辅助互补位线ABLB1〜ABLBm分别电连接到第一至第m互补位线BLB1〜BLBm。因此，当写信号WS被激活时，存储器件1〇可以执行写操作。[0042]在读操作期间，控制器200可以将处于解激活状态的写信号WS提供给开关电路110。在这种情况下，开关电路110可以响应于处于解激活状态的写信号WS而断开，使得第一至第m辅助位线ABL1〜ABLm分别与第一至第m位线BL1〜BLm电断开，并使得第一至第m辅助互补位线ABLB1〜ABLBm分别与第一至第m互补位线BLB1〜BLBm电断开。因此，当写信号WS被解激活时，存储器件1〇可以执行读操作。[0043]例如，在示例性实施例中，写信号WS可以具有指示写操作的第一值和指示读操作的第二值。响应于接收到具有指示写操作的第一值的写信号，开关电路110可以将多条辅助位线ABL1〜ABLm电连接到多条位线BL1〜BLm，并且可以将多条辅助互补位线ABLB1〜ABLBm电连接到多条互补位线BLB1〜BLBm。响应于接收到具有指示读操作的第二值的写信号，开关电路110可以将多条辅助位线ABL1〜ABLm与多条位线BL1〜BLm电断开，并且可以将多条辅助互补位线ABLB1〜ABLBm与多条互补位线BLB1〜BLBm电断开。[0044]图2是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的存储器单元阵列的示例的电路图。[0045]为了便于说明，图2中仅示出了第一至第m列当中的第k列中包括的存储器单元。这里，k表示等于或小于m的正整数。应当理解，包括在第k列以外的列中的存储器单元具有与参考图2描述的存储器单元相似的结构和配置。[0046]参考图2,存储器单元阵列100的第k列可以包括分别耦接到第一至第n字线WL1〜WLn的第一至第n存储器单元101。[0047]由于包括在存储器单元阵列100中的多个存储器单元101的结构相同，为了便于说明，本文中将仅描述耦接到第k列中的第一字线WL1的存储器单元101的结构。[0048]存储器单元101可以包括第一晶体管Ml、第二晶体管M2和数据存储电路103。[0049]数据存储电路103可以存储一位数据。[0050]在示例性实施例中，数据存储电路103可以包括第一反相器INV1和第二反相器INV2〇[0051]第一反相器INV1的输出电极可以耦接到第二反相器INV2的输入电极，并且第二反相器INV2的输出电极可以耦接到第一反相器INV1的输入电极，使得第一反相器INV1和第二反相器INV2形成锁存电路。[0052]第一晶体管Ml可以耦接在第k位线BLk和第一反相器INV1的输入电极之间。第一晶体管Ml可以包括耦接到第一字线WL1的栅极。[0053]第二晶体管M2可以耦接在第k互补位线BLBk和第二反相器INV2的输入电极之间。第二晶体管M2可以包括耦接到第一字线WL1的栅极。[0054]包括在存储器单元阵列100中的多个存储器单元101中的每一个可以具有与如图2所示的耦接到第k列中的第一字线WL1的存储器单元101的结构相同的结构。[0055]如上所述，存储器单元阵列100还可以包括开关电路110,其耦接在第一至第m位线BL1〜BLm和第一至第m辅助位线ABL1〜ABLm之间，并耦接在第一至第m互补位线BLB1〜BLBm和第一至第m辅助互补位线ABLB1〜ABLBm之间。一[0056]如图2所示，开关电路11〇可以包括多个第一开关SW1、多个第二开关SW2、多个第三开关SW3和多个第四开关SW4。存储器单元阵列1〇〇的第一至第m列中的每一列可以包括第一开关SW1中的一个、第二开关SW2中的一个、第三开关SW3中的一个和第四开关SW4中的一个。[0057]参考图2,第一开关SW1可以耦接在第k位线BLk的第一端和第k辅助位线ABLk的第一端之间。第二开关SW2可以耦接在第k位线BLk的第二端和第k辅助位线ABLk的第二端之间。第三开关SW3可以耦接在第k条互补位线BLBk的第一端和第k条辅助互补位线ABLBk的第一端之间。第四开关SW4可以耦接在第k条互补位线BLBk的第二端和第k条辅助互补位线ABLBk的第二端之间。[0058]第一开关SW1、第二开关SW2、第三开关SW3和第四开关SW4可以响应于由控制器200提供的写信号WS而接通。[0059]因此，与位线BLk耦接的第一开关SW1、第二开关SW2、第三开关SW3和第四开关SW4以及与相同的存储器单元1〇1相对应的互补位线BLBk可以基本上同时响应于写信号胃3而接通。第一开关SW1、第二开关SW2、第三开关SW3和第四开关SW4可以在写操作期间接通，并且可以在读操作期间断开。[0060]在示例性实施例中，单个信号可以用作写信号WS和写使能信号W_EN两者。例如，单个信号可以用作单个存储体架构中的写信号WS和写使能信号W_EN。在单个存储体架构中，图2所示的存储器单元阵列可以包括第一开关SW1、第二开关SW2、第三开关SW3和第四开关SW4,并且可以使用单个多路复用器。在示例性实施例中，可以使用多存储体架构，其中写信号WS和写使能信号W_EN是分离的信号，图2所示的存储器单元阵列包括第一开关SW1和第三开关SW3,而不包括第二开关SW2和第四开关SW4,并且其中使用多个多路复用器。[0061]在示例性实施例中，写信号WS可以具有指示写操作的第一值和指示读操作的第二值。[0062]在图2所示的存储器单元阵列包括第一开关SW1、第二开关、第三开关SW3和第四开关SW4的示例性实施例中，第一开关SW1和第二开关SW2可以响应于接收到具有指示写操作的第一值的写信号而将第k条辅助位线ABLk电连接到第k条位线BLk，并且可以响应于接收到具有指示读操作的第二值的写信号而将第k条辅助位线ABLk与第k条位线BLk电断开。此夕卜，第三开关SW3和第四开关SW4可以响应于接收到具有指示写操作的第一值的写信号而将第k条辅助互补位线ABLBk电连接到第k条互补位线BLBk，并且可以响应于接收到具有指示读操作的第二值的写信号而将第k条辅助互补位线ABLBk与第k条互补位线BLBk电断开。[0063]在图2所示的存储器单元阵列包括第一开关SW1和第三开关SW3而不包括第二开关SW2和第四开关SW4的示例性实施例中，第一开关SW1可以响应于接收到具有指示写操作的第一值的写信号而将第k条辅助位线ABLk电连接到第k条位线BLk，并且可以响应于接收到具有指示读操作的第二值的写信号而将第k条辅助位线ABLk与第k条位线BLk电断开。此外，第三开关SW3可以响应于接收到具有指示写操作的第一值的写信号而将第k条辅助互补位线ABLBk电连接到第k条互补位线BLBk，并且可以响应于接收到具有指示读操作的第二值的写信号而将第k条辅助互补位线ABLBk与第k条互补位线BLBk电断开。[0064]因此，在写操作期间，包括在开关电路110中的第一开关SW1、第二开关SW2、第三开关SW3和第四开关SW4可以接通，使得辅助位线ABLk电连接到位线BLk，辅助互补位线ABLBk电连接到互补位线BLBk。[0065]备选地，在读操作期间，包括在开关电路110中的第一开关SW1、第二开关SW2、第三开关SW3和第四开关SM可以断开，使得辅助位线ABLk与位线BLk电断开，并使得辅助互补位线ABLBk与互补位线BLBk电断开。[0066]在示例性实施例中，在写操作期间，控制器200可以共同地向包括在开关电路110中的多个第一开关SW1、多个第二开关SW2、多个第三开关SW3和多个第四开关SW4提供写信号WS。在这种情况下，在写操作期间，第一至第m辅助位线ABL1〜ABLm分别电连接到第一至第m位线BL1〜BLm，并且第一至第m辅助互补位线ABLB1〜ABLBm分别电连接到第一至第m互补位线BLB1〜BLBm。[0067]在示例性实施例中，在写操作期间，控制器200可以仅向包括在与列地址CA相对应的列中的第一开关SW1、第二开关SW2、第三开关SW3和第四开关SW4提供写信号WS，而不向包括在开关电路110中的每个开关提供写信号。在这种情况下，在写操作期间，包括在与列地址CA相对应的列中的辅助位线ABLk和位线BLk彼此电连接，并且包括在与列地址CA相对应的列中的辅助互补位线ABLBk和互补位线BLBk彼此电连接。[0068]在示例性实施例中，第一至第m辅助位线ABL1〜ABLm中的每一条的宽度可以大于第一至第m位线BL1〜BLm中的每一条的宽度。此外，第一至第m辅助互补位线ABLB1〜ABLBm中的每一条的宽度可以大于第一至第m互补位线BLB1〜BLBm中的每一条的宽度。[0069]此外，在示例性实施例中，第一至第m位线BL1〜BLm中的每一条的宽度可以基本上等于第一至第m互补位线BLB1〜BLBm中的每一条的宽度，并且第一至第m辅助位线ABL1〜ABLm中的每一条的宽度可以基本上等于第一至第m辅助互补位线ABLB1〜ABLBm中的每一条的宽度。[0070]通常，当金属线的宽度较小时，金属线的电阻较大，并且金属线的寄生电容较小。备选地，当金属线的宽度较大时，金属线的电阻较小，并且金属线的寄生电容较大。[0071]如上所述，在示例性实施例中，第一至第m辅助位线ABL1〜ABLm中的每一条的宽度可以大于第一至第m位线BL1〜BLm中的每一条的宽度，第一至第m辅助互补位线ABLB1〜ABLBm中的每一条的宽度可以大于第一至第m互补位线BLB1〜BLBm中的每一条的宽度。因此，第一至第m辅助位线ABL1〜ABLm中的每一条的电阻可以小于第一至第m位线BL1〜BLm中的每一条的电阻，并且第一至第m辅助位线ABL1〜ABLm中的每一条的寄生电容可以大于第一至第m位线BL1〜BLm中的每一条的寄生电容。此外，第一至第m辅助互补位线ABLB1〜ABLBm中的每一条的电阻可以小于第一至第m互补位线BLB1〜BLBm中的每一条的电阻，并且第一至第m辅助互补位线ABLB1〜ABLBm中的每一条的寄生电容可以大于第一至第m互补位线BLB1〜BLBm中的每一条的寄生电容。[0072]如图1和图2所示，多条位线BL1〜BLm、多条互补位线BLB1〜BLBm、多条辅助位线ABL1〜ABLm以及多条辅助互补位线ABLB1〜ABLBm在第一方向上延伸，并且多条字线WL1〜WLn在与第一方向交叉的第二方向上延伸。[0073]图3是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的多条位线、多条互补位线、多条辅助位线和多条辅助互补位线的布置的示例的图。[0074]如图3所示，在示例性实施例中，第一至第m位线BL1〜BLm、第一至第m互补位线BLB1〜BLBm、第一至第m辅助位线ABL1〜ABLm以及第一至第m辅助互补位线ABLB1〜ABLBm可以形成在同一层L1上。[0075]在这种情况下，可以在层L1上形成开关电路110开关Sffl、SW2、SW3和SW4。在写操作期间，第一至第m位线BL1〜BLm和第一至第m辅助位线ABL1〜ABLm可以通过形成在层L1上的开关电路110彼此电连接，并且第一至第m互补位线BLB1〜BLBm和第一至第m辅助互补位线ABLB1〜ABLBm可以通过形成在层L1上的开关电路110彼此电连接。[0076]图4是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的多条位线、多条互补位线、多条辅助位线和多条辅助互补位线的布置的示例的图。[0077]如图4所示，在示例性实施例中，可以在第一层L1上形成第一至第m位线BL1〜BLm和第一至第m互补位线BLB1〜BLBm，并且第一至第m辅助位线ABL1〜ABLm和第一至第m辅助互补位线ABLB1〜ABLBm可以形成在位于第一层L1上方的第三层L3上。[0078]在这种情况下，可以在第一层L1和第三层L3之间形成开关电路110例如，开关SW1、SW2、SW3和SW4。在写操作期间，第一至第m位线BL1〜BLm和第一至第m辅助位线ABL1〜ABLm可以通过形成在第一层L1和第三层L3之间的开关电路110彼此电连接，并且第一至第m互补位线BLB1〜BLBm和第一至第m辅助互补位线ABLB1〜ABLBm可以通过形成在第一层L1和第三层L3之间的开关电路110彼此电连接。[0079]图5是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的多条字线、多条位线、多条互补位线、多条辅助位线和多条辅助互补位线的布置的示例的图。[0080]图5的第一层L1和第三层L3可以与图4的第一层L1和第三层L3相同。为了便于说明，在图5中未示出形成在第一层L1和第三层L3之间的开关电路110。[0081]参考图5，包括在存储器件10中的第一至第n字线WL1〜WLn可以形成在位于第一层L1和第三层L3之间的第二层L2上。例如，在图5中，第二层L2位于第一层L1上方，并且位于第三层L3下方。[0082]在这种情况下，形成在第一层L1和第三层L3之间的开关电路110形成为使得其不与第二层L2上的第一至第n字线WL1〜WLn接触。[0083]图6是示出了根据本发明构思的示例性实施例的图1的存储器件的写性能的增强的图。[0084]参考图1、图2和图6,在写操作期间，当写使能信号W_EN被激活时，包括在存储器件10中的写驱动器500可以通过位线BLk和互补位线BLBk将一位数据存储在存储器单元101的数据存储电路103中。[0085]图6表示在存储器单元101存储一位逻辑高电平时在存储器单元101中写入一位逻辑低电平的过程。[0086]当写驱动器500在写使能信号W_EN被激活之后向位线BLk施加低电平电压时，位线BLk的电压V_BL从逻辑高电平降低到逻辑低电平。[0087]当位线BLk的电阻和互补位线BLBk的电阻相对较小时，位线BLk的电压V_BL可以从逻辑高电平迅速降低到逻辑低电平，如图6中的G1所示。[0088]备选地，当位线BLk的电阻和互补位线BLBk的电阻相对较大时，位线BLk的电压V_BL可以从逻辑高电平缓慢降低到逻辑低电平，如图6中的G2中所示。在这种情况下，写操作可能不能在写使能信号W_EN被解激活之前完成，并且可能发生写错误。[0089]如上所述，在根据本发明构思的示例性实施例的存储器件10中，在写操作期间，可以具有相对较大宽度的第一至第m辅助位线ABL1〜ABLm可以分别电连接到可以具有相对较小宽度的第一至第m位线BL1〜BLm。此外，可以具有相对较大宽度的第一至第m辅助互补位线ABLB1〜ABLBm可以分别电连接到可以具有相对较小宽度的第一至第m互补位线BLB1〜BLBm〇[0090]因此，根据本发明构思的示例性实施例，在写操作期间，写驱动器500和存储器单元101之间的位线的有效电阻降低。结果，可以增强存储器件10的写性能。[0091]图7是示出根据本发明构思的示例性实施例的图1的存储器件的读性能的增强的图。[0092]图7表示在存储器单元1〇1存储一位逻辑高电平时从存储器单元1〇1读取一位数据的过程。[0093]参考图1、图2和图7,在读使能信号R_EN被激活之后，可以基于存储在存储器单元101中的数据的逻辑电平来改变位线BLk的电压V_BL和互补位线BLBk的电压V_BLB。当读使能信号R_EN被激活时，读出放大器600可以基于位线BLk的电压V_BL和互补位线BLBk的电压V_BLB之间的差来确定存储在存储器单元1〇1中的数据的逻辑电平。例如，与列地址CA相对应的读出放大器600可以基于所选择的位线和所选择的互补位线的电压之间的差来产生数据。[0094]当位线BLk的寄生电容和互补位线BLBk的寄生电容相对较大时，互补位线BLBk的电压V_BLB可以从逻辑高电平缓慢降低到逻辑低电平，如图7中的G3所示。在这种情况下，位线BLk的电压V_BL与互补位线BLBk的电压V_BLB之间的差可能缓慢增加，结果可能发生读取错误。[0095]备选地，当位线BLk的寄生电容和互补位线BLBk的寄生电容相对较小时，互补位线BLBk的电压V_BLB可以从逻辑高电平迅速降低到逻辑低电平，如图7中的G4所示。[0096]当可以具有相对较大宽度的第一至第m辅助位线ABL1〜ABLm分别电连接到可以具有相对较小宽度的第一至第m位线BL1〜BLm，并且可以具有相对较大宽度的第一至第m辅助互补位线ABLB1〜ABLBm分别电连接到可以具有相对较小宽度的第一至第m互补位线BLB1〜BLBm时，读出放大器600与存储器单元101之间的位线的有效寄生电容可以增加。[0097]然而，如上所述，在根据本发明构思的示例性实施例的存储器件10中，在读操作期间，第一至第m辅助位线ABL1〜ABLm可以分别与第一至第m位线BL1〜BLm电断开，第一至第m辅助互补位线ABLB1〜ABLBm可以分别与第一至第m互补位线BLB1〜BLBm电断开。[0098]因此，根据本发明构思的示例性实施例，在读操作期间，读出放大器600和存储器单元101之间的位线的有效寄生电容减小。结果，可以增强存储器件10的读性能。[0099]图8是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的多路复用器电路的示例的框图。[0100]参考图8,在示例性实施例中，多路复用器电路400可以包括耦接在位线BLk和第一写驱动器500-1之间的第三晶体管M3、耦接在位线BLk和读出放大器600之间的第四晶体管M4、耦接在互补位线BLBk和第二写驱动器500-2之间的第五晶体管M5以及耦接在互补位线BLBk和读出放大器600之间的第六晶体管M6。[0101]在示例性实施例中，第三晶体管M3和第五晶体管M5可以是例如n型金属氧化物半导体NM0S晶体管，并且第四晶体管M4和第六晶体管M6可以是例如p型金属氧化物半导体PMOS晶体管。[0102]参考图1和图8,多路复用器电路400可以基于从控制器200接收的列地址CA、写使能信号W_EN和读使能信号R_EN来在内部产生写选择信号WRS和读选择信号RDS。[0103]例如，当基于列地址CA选择位线BLk和互补位线BLBk时，可以在写使能信号W_EN被激活的同时激活写选择信号WRS，并且可以在读使能信被激活的同时激活读选择信号RDS。[0104]因此，当基于列地址CA选择位线BLk和互补位线BLBk时，第一写驱动器500-1可以耦接到位线BLk，并且第二写驱动器500-2可以耦接到互补位线BLBk，以在写使能信号1_£~被激活时执行写操作。[0105]备选地，当基于列地址CA选择位线BLk和互补位线BLBk时，读出放大器600可以耦接到位线BLk和互补位线BLBk，以在读使能信被激活时执行读操作。[0106]图9是示出了根据本发明构思的示例性实施例的图1的存储器件的操作的图。[0107]参考图1和图9,在写操作期间，控制器200可以将处于激活状态的写信号WS提供给耦接到所选择的位线BLk和所选择的互补位线BLBk的第一开关SW1、第二开关SW2、第三开关SW3和第四开关SW4。[0108]因此，第一开关SW1、第二开关SW2、第三开关SW3和第四开关SW4可以接通。结果，辅助位线ABLk电连接到位线BLk，辅助互补位线ABLBk电连接到互补位线BLBk。[0109]此外，多路复用器电路400可以接通第三晶体管M3和第五晶体管M5。结果，第一写驱动器500-1耦接到位线BLk，第二写驱动器500-2耦接到互补位线BLBk。[0110]因此，第一写驱动器500-1和第二写驱动器500-2可以通过位线BLk和互补位线BLBk将数据存储在存储器单元101中。由于辅助位线ABLk电连接到位线BLk，辅助互补位线ABLBk电连接到互补位线BLBk，所以位线BLk的有效电阻和互补位线BLBk的有效电阻可以减小。结果，可以增强存储器件10的与性能。[0112]备选地，在读操作期间，控制器200可以将处于解激活状态的写信号WS提供给耦接到所选择的位线BLk和所选择的互补位线BLBk的第一开关SW1、第二开关SW2、第三开关SW3和第四开关SW4。[0113]因此，第一开关SW1、第二开关SW2、第三开关SW3和第四开关SW4被断开。结果，辅助位线ABLk与位线BLk电断开，辅助互补位线ABLBk与互补位线BLBk电断开。[0114]此外，多路复用器电路400可以接通第四晶体管M4和第六晶体管M6。结果，读出放大器600耦接到位线BLk和互补位线BLBk。[0115]因此，读出放大器600可以基于位线BLk的电压V_BL和互补位线BLBk的电压V_BLB之间的差来读取存储在存储器单元101中的数据。[0116]由于辅助位线ABLk与位线BLk电断开，辅助互补位线ABLBk与互补位线BLBk电断开，所以位线BLk的有效寄生电容和互补位线BLBk的有效寄生电容可以减小。因此，可以增强存储器件10的读性能。[0117]此外，根据示例性实施例，由于存储器件10是使用与无源元件相对应的第一至第m辅助位线ABL1〜ABLm和第一至第m辅助互补位线ABLB1〜ABLBm形成的，因此可以低成本地形成小尺寸的存储器件1〇,同时提高写性能和读性能两者。[0118]参考图9所示的存储器单元101，第一晶体管Ml的栅电极可以连接到第一字线WL1，第一晶体管Ml的第一电极例如，源电极或漏电极可以连接到第k位线BLk，并且第一晶体管Ml的第二电极例如，源电极或漏电极可以连接到第一反相器INV1的输入电极。第二晶体管M2的栅电极可以连接到第一字线WL1，第二晶体管M2的第一电极例如，源电极或漏电极可以连接到第k互补位线BLBk，并且第二晶体管M2的第二电极例如，源电极或漏电极）可以连接到第二反相器INV2的输入电极。[0119]参考图9,存储器件10可以使用Vdd预充电配置或Vss预充电配置来进行配置。[0120]在VDD预充电配置中，第一开关SW1、第二开关SW2、第三开关SW3、第四开关SW4、第一晶体管Ml、第二晶体管M2、第三晶体管M3和第五晶体管M5每个均是NM0S晶体管，第四晶体管M4和第六晶体管M6每个均是PM0S晶体管。[0121]在Vss预充电配置中，第一开关SW1、第二开关SW2、第三开关SW3、第四开关SW4、第一晶体管Ml、第二晶体管M2、第三晶体管M3和第五晶体管M5每个均是PM0S晶体管，第四晶体管M4和第六晶体管M6每个均是NM0S晶体管。[0122]根据本发明构思的示例性实施例，在写操作期间的多条位线BL1〜BLm中的每一条和多条互补位线BLB1〜BLBm中的每一条的有效电阻小于在读操作期间的多条位线BL1〜BLm中的每一条和多条互补位线BLB1〜BLBm中的每一条的有效电阻。此外，在读操作期间的多条位线BL1〜BLm中的每一条和多条互补位线BLB1〜BLBm中的每一条的有效寄生电容小于在写操作期间的多条位线BL1〜BLm中的每一条和多条互补位线BLB1〜BLBm中的每一条的有效寄生电容。[0123]图10是示出了根据本发明构思的示例性实施例的移动系统的框图。[0124]参考图10,移动系统800包括应用处理器AP810、连接电路820、用户接口830、非易失性存储器件NVM840、易失性存储器件VM850和电源86〇。在示例性实施例中，移动系统800可以是例如移动电话、智能电话、个人数字助手PDA、便携式多媒体播放器PMP、数码相机、音乐播放器、便携式游戏机、导航系统等等。[0125]应用处理器810可以执行诸如web浏览器、游戏应用、视频播放器等的应用。[0126]连接电路也称为网络接口）820可以执行与外部设备的有线或无线通信。[0127]易失性存储器件850可以存储由应用处理器810处理的数据，或者可以作为工作存储器进行操作。易失性存储器件850可以是图1的存储器件10。图1的存储器件10的结构和操作如以上参考图1至图9所述。因此，本文中省略了对易失性存储器件850的进一步详细描述。[0128]非易失性存储器件840可以存储用于引导移动系统800的引导图像。[0129]用户接口830可以包括至少一个输入设备和至少一个输出设备，输入设备例如是键区、触摸屏等等，输出设备例如是扬声器、显示设备等等。电源860可以向移动系统800供应电源电压。[0130]在示例性实施例中，移动系统S00还可以包括图像处理器和或存储设备，例如存储卡、固态驱动器SSD等。[0131]尽管已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离所附权利要求所限定的本发明构思的精神和范围的情况下，可以进行形式和细节上的多种改变。

权利要求：1.一种存储器件，包括：存储单个位的存储器单元；连接到所述存储器单元的字线；连接到所述存储器单元的位线；连接到所述存储器单元的互补位线；辅助位线；辅助互补位线；以及开关电路，其中所述开关电路在写操作期间将所述辅助位线电连接到所述位线，在写操作期间将所述辅助互补位线电连接到所述互补位线，在读操作期间将所述辅助位线与所述位线电断开，并且在读操作期间将所述辅助互补位线与所述互补位线电断开。2.根据权利要求1所述的存储器件，其中所述位线、所述互补位线、所述辅助位线和所述辅助互补位线在第一方向上延伸。3.根据权利要求1所述的存储器件，其中所述字线在与所述第一方向交叉的第二方向上延伸。4.根据权利要求1所述的存储器件，其中所述辅助位线的宽度大于所述位线的宽度。5.根据权利要求4所述的存储器件，其中所述辅助互补位线的宽度大于所述互补位线的宽度。6.根据权利要求5所述的存储器件，其中所述位线的宽度等于所述互补位线的宽度。7.根据权利要求6所述的存储器件，其中所述辅助位线的宽度等于所述辅助互补位线的宽度。8.根据权利要求1所述的存储器件，其中所述存储器单元包括第一晶体管、第二晶体管和数据存储电路。9.根据权利要求8所述的存储器件，其中，所述数据存储电路包括：第一反相器，包括输入电极和输出电极;和第二反相器，包括输入电极和输出电极，其中所述第一反相器的输出电极连接到所述第二反相器的输入电极，所述第二反相器的输出电极连接到所述第一反相器的输入电极。10.根据权利要求9所述的存储器件，其中所述第一晶体管的栅电极连接到所述字线，所述第一晶体管的第一电极连接到所述位线，并且所述第一晶体管的第二电极连接到所述第一反相器的输入电极，其中所述第二晶体管的栅电极连接到所述字线，所述第二晶体管的第一电极连接到所述互补位线，并且所述第二晶体管的第二电极连接到所述第二反相器的输入电极。11.根据权利要求1〇所述的存储器件，其中，所述开关电路包括：第一开关，连接在所述位线的第一端和所述辅助位线的第一端之间；第二开关，连接在所述位线的第二端和所述辅助位线的第二端之间；第三开关，连接在所述互补位线的第一端和所述辅助互补位线的第一端之间；以及第四开关，连接在所述互补位线的第二端和所述辅助互补位线的第二端之间。12.根据权利要求11所述的存储器件，其中响应于所述开关电路接收到写信号，所述第一开关、所述第二开关、所述第三开关和所述第四开关同时接通。13.根据权利要求11所述的存储器件，其中所述第一开关、所述第二开关、所述第三开关和所述第四开关在写操作期间接通。14.根据权利要求11所述的存储器件，其中所述第一开关、所述第二开关、所述第三开关和所述第四开关在读操作期间断开。15.根据权利要求1所述的存储器件，其中所述位线、所述互补位线、所述辅助位线、所述辅助互补位线和所述开关电路形成在所述存储器件中的同一层上。16.根据权利要求1所述的存储器件，其中所述位线和所述互补位线形成在所述存储器件中的第一层上，所述辅助位线和所述辅助互补位线形成在所述存储器件中的第三层上，并且所述开关电路形成在所述第一层和所述第三层之间。17.根据权利要求1所述的存储器件，其中所述位线和所述互补位线在写操作期间的有效电阻小于所述位线和所述互补位线在读操作期间的有效电阻，其中所述位线和所述互补位线在读操作期间的有效寄生电容小于所述位线和所述互补位线在写操作期间的有效寄生电容。1S.根据权利要求1所述的存储器件，其中所述存储器件是静态随机存取存储器“SRAM”器件。19.一种存储器件，包括：存储器单元阵列，包括多个存储器单元；连接到所述多个存储器单元的多条字线；连接到所述多个存储器单元的多条位线；连接到所述多个存储器单元的多条互补位线；多条辅助位线；多条辅助互补位线；以及开关电路，其中所述开关电路响应于接收到具有指示写操作的第一值的写信号而将所述多条辅助位线电连接到所述多条位线，响应于接收到具有指示写操作的第一值的写信号而将所述多条辅助互补位线电连接到所述多条互补位线，响应于接收到具有指示读操作的第二值的写信号而将所述多条辅助位线与所述多条位线电断开，以及响应于接收到具有指示读操作的第二值的写信号而将所述多条辅助互补位线与所述多条互补位线电断开。20.—种存储器件，包括：存储单个位的存储器单元；连接到所述存储器单元的字线；连接到所述存储器单元的位线；连接到所述存储器单元的互补位线；辅助位线；辅助互补位线；第一开关，连接在所述位线和所述辅助位线之间，其中所述第一开关响应于接收到具有指示写操作的第一值的写信号而将所述辅助位线电连接到所述位线，并且响应于接收到具有指示读操作的第二值的写信号而将所述辅助位线与所述位线电断开;以及第二开关，连接在所述互补位线和所述辅助互补位线之间，其中所述第二开关响应于接收到具有指示写操作的第一值的写信号而将所述辅助互补位线电连接到所述互补位线，并且响应于接收到具有指示读操作的第二值的写信号而将所述辅助互补位线与所述互补位线电断开。

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