申请/专利权人：长鑫存储技术有限公司

申请日：2021-07-19

公开（公告）日：2023-01-24

公开（公告）号：CN115643750A

主分类号：H10B12/00

分类号：H10B12/00

优先权：

专利状态码：在审-实质审查的生效

法律状态：2023.02.14#实质审查的生效;2023.01.24#公开

摘要：本发明实施例提供一种半导体结构的制造方法和半导体结构，制造方法包括：提供基底以及位于基底上的介质层；形成位于介质层内的第一导电柱、第二导电柱和第三导电柱；第一导电柱位于阵列区，第二导电柱位于外围区，第三导电柱位于核心区；形成掩膜层，掩膜层覆盖介质层、第一导电柱、第二导电柱和部分第三导电柱；以第三掩膜层为掩膜，刻蚀部分厚度的第三导电柱，以形成层叠设置的第三下导电柱和第三上导电柱；第三下导电层的顶面面积大于第三上导电层的顶面面积，且第三上导电柱、第三下导电柱和介质层围成凹槽；形成填充凹槽的盖层，盖层露出第三上导电柱的顶面。本发明实施例能够优化半导体结构的制造工艺并提升半导体结构的性能。

主权项：1.一种半导体结构的制造方法，所述半导体结构包括阵列区、外围区和核心区，其特征在于，包括：提供基底以及位于所述基底上的介质层；形成位于所述介质层内的第一导电柱、第二导电柱和第三导电柱；所述第一导电柱位于所述阵列区，第二导电柱位于所述外围区，所述第三导电柱位于所述核心区；形成掩膜层，所述掩膜层覆盖所述介质层、所述第一导电柱、所述第二导电柱和部分所述第三导电柱，所述掩膜层还露出部分所述第三导电柱的顶面；以所述第三掩膜层为掩膜，刻蚀部分厚度的所述第三导电柱，以形成层叠设置的第三下导电柱和第三上导电柱；所述第三下导电柱的顶面面积大于所述第三上导电柱的顶面面积，且所述第三上导电柱、所述第三下导电柱和所述介质层围成凹槽；形成填充所述凹槽的盖层，所述盖层露出所述第三上导电柱的顶面。

全文数据：

权利要求：

百度查询： 长鑫存储技术有限公司 半导体结构的制造方法和半导体结构

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