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【发明授权】低电容穿衬底穿孔结构_美光科技公司_201780015973.4 

申请/专利权人:美光科技公司

申请日:2017-02-22

公开(公告)日:2023-01-24

公开(公告)号:CN108713249B

主分类号:H01L21/768

分类号:H01L21/768

优先权:["20160307 US 15/062,675"]

专利状态码:有效-授权

法律状态:2023.01.24#授权;2018.11.20#实质审查的生效;2018.10.26#公开

摘要:本文中揭示用于形成低电容穿衬底穿孔结构的设备及方法。一种实例设备包含:开口,其形成于衬底中,其中所述开口具有至少一个侧壁;第一电介质,其至少形成于所述开口的所述侧壁上;第一导体,其至少形成于所述第一电介质上;第二电介质,其至少形成于所述第一导体上;及第二导体,其至少形成于所述第二电介质的侧壁上。

主权项:1.一种半导体设备,其包括:开口,其形成于衬底中,其中所述开口具有至少一个侧壁;第一电介质,其至少形成于所述开口的所述侧壁上;第一导体,其至少形成于所述第一电介质上;第二电介质,其至少形成于所述第一导体上;第二导体,其至少形成于所述第二电介质的侧壁上;及导电耦合件,其将所述第一导体耦合到电压参考节点,所述导电耦合件延伸穿过所述第一电介质,且其中所述第一导体短接到所述衬底。

全文数据:低电容穿衬底穿孔结构背景技术[0001]包含通过衬底导电路径的半导体装置可具有关于可靠性及性能的关注点。例如,可靠性问题可和与形成于通过衬底开口中的材料相关联的附加应力相关,所述通过衬底开口用于传导路径。另外,形成于通过衬底开口中的导电路径在未经优化情况下可因为(例如非所要电容电平处的相关联寄生电容而降低操作速度。可期望解决性能问题及可靠性问题两者。发明内容[0002]本文中揭示实例设备。实例设备可包含形成于衬底中的开口。所述开口可包含至少一个侧壁。所述实例设备还可包含:第一电介质,其至少形成于所述开口的所述侧壁上;第一导体,其至少位于所述第一电介质上;第二电介质,其至少形成于所述第一导体上;及第二导体,其至少形成于所述第二电介质的侧壁上。[0003]另一实例设备可包含一种衬底,其具有形成于其内的开口中的穿衬底穿孔。所述穿衬底穿孔可包含:第一电介质及第二电介质;第一导体导体,其安置于所述第一电介质与所述第二电介质之间;第二导体,其安置于所述第二电介质上。[0004]本文中揭示实例方法。实例方法可包含:使第一电介质层形成于穿衬底穿孔开口中。所述实例方法还可包含:使第一导电层形成于所述第一电介质层上;使第二电介质层形成于所述第一导电层上;及使第二导电层形成于所述第二电介质层上以填充所述穿孔开口的剩余区域。[0005]另一实例方法可包含:使穿孔开口形成于衬底中;及将第一电介质层至少沉积于所述穿孔开口的侧壁上。所述实例方法还可包含:使第一导体形成于所述第一电介质层上;使第二电介质形成于所述第一导体上;及将第二导体沉积于所述第二电介质上。附图说明[0000]图IA到IC提供穿衬底穿孔的实例视图及代表性不意图。[0007]图2A到2C提供根据本发明的实施例的穿衬底穿孔的实例视图及代表性示意图。[0008]图3A到3E展示根据本发明的实施例的工艺的各种阶段下衬底的横截面图。[0009]图4A到4C提供根据本发明的实施例的穿衬底穿孔的实例视图及代表性示意图。[0010]图5A到5E展示根据本发明的实施例的工艺的各种阶段下衬底的横截面图。[0011]图6是根据本发明的实施例的方法的流程图。具体实施方式[0012]本文中揭示低电容穿衬底穿孔TSV结构及其形成方法。本发明的实施例包含形成有TSV的信号载送导体与衬底之间的一或多个额外电容的TSV衬层。下文阐述特定细节以提供对本发明的实施例的充分理解。然而,所属领域的技术人员应明白,可在无这些特定细节的情况下实践本发明的实施例。在一些例项中,未详细展示熟知的装置组件、电路、控制信号、时序协议及软件操作以避免不必要地使本发明的所描述的实施例不清楚。[0013]半导体装置越来越多地包含封装在一起的多个裸片。例如,若干裸片可形成为经配置以执行变化命令的电连接堆叠。为连接裸片的堆叠,穿衬底穿孔开口可形成于每一裸片中,其中所述开口提供通过裸片的物理路径,所述物理路径随后可用于提供从裸片的一侧到另一侧的电连接且提供所述多个裸片之间的电连接。导体及各种阻挡层及或绝缘体层可形成于所述穿衬底穿孔开口中及其周围以形成TSV,其中所述TSV提供通过衬底的电连接。所述衬底还可包含一或多个有源层,例如可用于使电路形成于所述衬底的至少一个侧上的有源层。然而,所述TSV结构(例如,各种金属、绝缘体及或阻挡层的物理布置会对半导体装置性能及或可靠性产生有害影响。[0014]图IA到IC提供穿衬底穿孔100的实例视图及代表性示意图。穿衬底穿孔TSV100可形成于衬底102中且至少包含衬层104及导体106JSV100可表示常规TSV的一些方面,且可用于论述与TSV在非所要电平处的寄生电容其在本文中可称为TSV电容相关联的问题。[0015]图IA及IB分别是TSV100的实例平面图及实例横截面图。TSV100包含可连续形成于衬底102的穿衬底穿孔开口中的衬层104及导体106,所述穿衬底穿孔开口还可简称为穿孔开口。衬层104及导体106的组合可统称为TSV。虽然TSV100可包含例如阻挡层及或晶种层等的各种其它组件图中未展示),但通用TSV结构可类似于TSV100。[0016]衬层104可由此项技术中已知的任何电介质或绝缘体材料,例如二氧化硅、氧化硅、氮化硅、低介电常数材料例如低K电介质等等形成。衬层104可通过此项技术中已知的任何方法来形成于穿孔开口中。衬层104可用于将衬底102与导体106隔离以防止两者之间的任何不期望电耦合例如短路连接)。导体106可为此项技术中已知的任何金属,且可用于提供从衬底102的一侧到衬底102的另一侧的导电路径。导体106还可对例如裸片堆叠等的互连裸片提供导电路径。此外,对于包含由一或多个TSV例如TSV100等互连的多个裸片的裸片堆叠而言,导体106可提供用于在裸片堆叠内传输数据及或命令信号的导电路径。在此类实例中,数据及或命令信号可由可提供处于各种电压电平的信号的信号驱动器提供。如本文中所使用,载送数据及或命令信号的TSV导体可称为有源导体。[0017]图IC是TSV100的寄生电容的代表性电路简图。可因为衬底102、衬层104及导体106的物理布置而形成TSV电容。例如,TSV电容可经建模为平行板电容器,其中衬底102及导体106使平行板形成于衬层104的对置侧上。TSV电容会影响电信号传播通过TSV100的速率。例如,较高TSV电容会减小信号可传播通过TSV100的导体106的速率。还可因为增大的TSV电容而发生功耗及热产生的增加。[0018]TSV电容会受TSV100的各种特征影响,例如,衬层104的厚度及或组合物会影响TSV电容。例如,厚衬层104可降低TSV电容,而薄衬层104可增大TSV电容。除电介质104的厚度影响TSV电容之外,TSV100的物理方面也会负面影响TSV电容。影响TSV电容的物理方面的实例可包含在衬层中形成裂纹,其可因为穿孔开口侧壁的不平滑或不规则特征。另外,问题可因为积聚于TSV100结构中的应力,其可由TSV100形成之后的下游处理引起。衬层104中的裂纹也可因为导体106与衬底102之间的热膨胀系数的失配。形成于衬层104中的裂纹可导致金属迀移、金属缺陷生长及或衬底破裂。这些物理缺陷中的任何者可引起半导体装置性能欠佳或完全无性能。[0019]此外,由于TSV电容是金属氧化物半导体MOS电容器,因此TSV电容可充当此项技术中已知的MOS电容器。例如,因为处于不同操作模式,例如反转、空乏及累积操作模式等,MOS型电容器可在不同电压处显示不同电容值。因而,MOS效应可使得TSV电容在较高电压处及或在传播通过导体106的信号的不同频率处增大。这些问题的组合可使得TSV电容值增大到高于目标电容值,这甚至可于制造之后的数月内发生。[0020]可提供甚至在上述问题存在时仍保持于或保持低于目标电容值的TSV电容的一个解决方案包含:添加与TSV电容串联的一或多个电容器。因此,基于将电容串联组合的规则,复合电容可始终小于串联耦合的电容中的每一者。据此,只要额外电容中的一者处于或低于目标电容值,在一些实施例中可为TSV电容的复合电容便可低于目标电容。在一些实施例中,额外电容中的一者可耦合到参考电压,其可使得TSV电容受限制于有源TSV金属与所述参考电压之间的电容值。所述参考电压可为接地的、正电压、负电压或浮动的。[0021]图2A到2C提供根据本发明的实施例的穿衬底穿孔200的实例视图及代表性示意图。TSV200可为形成于衬底202中,且至少包含第一衬层204、第一导体206、第二衬层208,及第二导体210。因为形成于第二导体210与衬底202之间的多个电容,TSV200可提供低TSV电容。虽然论述具有两个电容的TSV200,但电容的数目不受限制,且本发明预期到较大数目个电容。[0022]图2A及2B分别是TSV200的实例平面图及实例横截面图。TSV200可形成于在衬底202中形成的穿孔开口中。TSV200可包含第一衬层204与第二衬层208,及第一导体206与第二导体210。第一衬层204与第二衬层208及第一导体206中的每一者可呈环形形式(例如,环),其可受形成于衬底202中的穿孔开口的形状影响。例如,圆形穿孔开口可使得同心环围绕所述开口的轴点形成。虽然第一衬层204与第二衬层208及第一导体206在图2A中被展示为环,但这些个别组件的形状是本发明的非限制方面,且预期到任何形状。[0023]在一些实施例中,第一衬层204及第二衬层208可由类似材料(例如二氧化硅)形成,但相应厚度可有所不同。例如,第一衬层204可具有提供穿孔开口的侧壁的足够覆盖包含任何条纹及蚀刻特征)的任何厚度,而第二衬层208可具有所要厚度。如下文将论述,第二衬层208的所要厚度可使得目标电容值被获得,其中电容是由第二衬层208的对置侧上的第一导体206及第二导体210形成。[0024]在一些实施例中,第一导体206可包含金属。在一些实施例中,阻挡层及晶种层可包含于TSV200中,且可在形成第一导体206之前形成。例如,在形成第一导体206之前,阻挡层可安置于第一衬层204的暴露侧壁上,且晶种层可安置于所述阻挡层上,第一导体206可安置于所述晶种层上。在一些实施例中,所述阻挡层可包含钽,所述晶种层可包含铜,且第一导体206可包含铜或多晶硅。在一些实施例中,所述阻挡层及所述晶种层可为第一导体206。例如,第一导体206可由阻挡层及晶种层形成。[0025]第二导体210还可包含可类似于第一导体206的金属。例如,第二导体210可为铜。在一些实施例中,第二导体210可填充形成第二衬层208之后留下的开口。例如,如果形成第二衬层208之后留下的开口是圆,那么第二导体208可填充所述圆的剩余区域容积。在一些实施例中,阻挡层及晶种层可先于第二导体210,阻挡层及晶种层可连续安置于第二衬层208与第二导体210之间。在一些实施例中,在TSV200中可省略所述阻挡层、所述晶种层中的任一者或两者。[0026]图2C是TSV200的各种电容的代表性电路简图。在衬底202与第二导体210之间,可存在串联形成的两个电容。例如,第一电容器Cl可由衬底202、第一衬层204及第一导体206形成。另外,第二电容器C2可由第一导体206、第二衬层208及第二导体210形成。管控串联耦合电容的组合的等式是1C=1C1+1C2+1C3…。如图中所展示,C的复合电容可小于Cl、C2、C3等等。因此,TSV200的TSV电容可为1C1+1C2,其可小于Cl或C2。此外,虽然Cl仍会受上文关于TSV100所论述的问题例如因为各种可靠性问题而随时间增大电容等影响,但C2不会经历此类问题。因而,即使Cl的电容电平随电压及或时间增大,但形成用于提供处于或低于目标电容的C2的第二电介质208可提供也处于或低于所述目标电容的TSV电容。在此实施例中,电容C2可被视为TSV电容。[0027]图3A到3E展示根据本发明的实施例的工艺300的各种阶段中的衬底的横截面图。图3A到3E可描绘衬底的已执行一或多个工艺步骤,例如方法600下文将更详细论述)的步骤等之后的片段。如参考图3A到3E所使用,一般术语「衬底」可指衬底及取决于工艺300的步骤而形成于衬底上的各种其它组件。例如,可加热衬底的陈述将意味着加热衬底及取决于所述阶段形成于衬底上的所有组件。[0028]图3A展示通过衬底304所形成的简称为穿孔开口的穿衬底穿孔开口302。在一些实施例中,可仅形成部分通过衬底304的穿孔开口302。可使用例如离子研磨、激光剥蚀、电感耦合反应性离子蚀刻等的湿式或干式蚀刻技术或此项技术中已知的任何方法来形成穿孔开口302。穿孔开口302可提供用于形成通过衬底304的例如TSV等的各种结构的开口。如本文中所使用,TSV可包含一或多个阻挡层、一或多个衬层及一或多个导体。TSV200可为通过工艺300来形成的TSV的实例。在一些实施例中,TSV可包含一或多个衬层及一或多个导体。[0029]在一些实施例中,可在前侧处理已发生之后形成穿孔开口302,所述前侧处理可例如)在衬底304的顶面上提供有源区域。在一些实施例中,衬底304可为硅、锗、含硅材料或其组合。在一些实施例中,衬底304可为除硅之外的任何半导体材料,例如砷化镓、磷化铟、氮化镓等等。有源区域(图中未展示可包含已在一或多个集成电路工艺期间形成的例如晶体管、电容器及电阻器等的有源电路元件的一或多个层,如此项技术中所知。[0030]图3B展示形成于穿衬底穿孔开口302的一或多个侧壁上的第一衬层306。在一些实施例中,第一衬层306的部分除形成于穿衬底穿孔开口302的一或多个侧壁上之外,还可形成于衬底304的顶面上。在第一衬层306的至少数个部分形成于衬底304的顶面上的实施例中,可随后在蚀刻工艺中移除那些部分。在一些实施例中,第一衬层306可为在穿衬底穿孔开口302的一或多个侧壁上具有从100A到6000A或更大的厚度的第一TSV衬层。第一衬层306可为绝缘体例如氧化物),且还可提供将衬底304及其上所含的有源层与TSV的随后形成组件,例如TSV导体例如,参阅图3C及3E等分离的保护层。例如,可使用例如化学气相沉积CVD的沉积工艺等来形成第一衬层306。在一些实施例中,可用CVD臭氧O3原硅酸四乙酯TEOS氧化物工艺或等离子增强CVDPECVD沉积工艺来形成第一衬层306。在一些实施例中,第一衬层306可为厚高质量电介质层,其可防止衬底304的金属迀移及污染。[0031]图3C展示形成于第一衬层306上的第一导体308。第一导体308可为此项技术中已知的任何导电金属,例如多晶硅、铜、铝、银等等,且可通过任何已知方法来沉积。例如,第一导体308可为经由热蒸镀来沉积或使用电镀来生长的铜。在一些实施例中,除第一导体308之外,可在形成第一导体308之前使阻挡层及晶种层形成于第一衬层306上。例如,可在沉积还可为铜的第一导体308之前依序沉积钽阻挡层及铜晶种层。在一些实施例中,第一导体308可由所述阻挡层及所述晶种层形成。一般来说,第一导体308的厚度可为任何所要厚度,只要使连续层形成于第一衬层306上方。例如,第一导体308可为约20nm。[0032]图3D展示形成于第一导体308上的第二衬层310。第二衬层310可为第二TSV衬层,且可具有基于目标TSV电容的所要厚度。例如,在包含第一电容Cl及第二电容C2的实施例例如TSV200等)中,电容C2的电容值可基于第二衬层310的厚度。在一些实施例中,第二衬层310可具有约3500A的厚度。一般来说,第二衬层的厚度可基于所要TSV电容值,且3500A仅为实例。第二衬层310可为类似于第一衬层306的绝缘体。例如,可使用例如CVD等的沉积工艺来形成第二衬层310。在一些实施例中,可用CVD03TE0S氧化物沉积工艺或PECVD沉积工艺来形成第二电介质层310。在一些实施例中,第二衬层310可为低介电常数材料。例如,第二衬层310可为聚合物类或多孔氧化物,例如干凝胶及气凝胶等。[0033]图3E展示形成于穿衬底穿孔开口302的剩余容积中的第二导体312。第二导体312可沉积于第二衬层310上。第二导体312可由一或多个金属(例如铜)形成。可使用各种金属沉积工艺来沉积第二导体312。在一些实施例中,可在形成第二导体312之前将钽阻挡层及铜晶种层沉积于第二衬层310上。例如,可使用物理气相沉积PVD工艺来沉积钽阻挡层,接着,可在使用电镀工艺用铜填充剩余容积之前使用PVD来形成铜晶种层。[0034]虽然图3A到3E展示完全延伸通过衬底304的实例TSV的形成,但TSV的形成可代以在从衬底304的后侧完成之前从衬底304的前侧部分发生。例如,可通过从衬底的后侧移除厚度直到部分通过衬底所形成的TSV被暴露于后侧上来完成部分通过衬底所形成的TSV。在任一工艺序列中,所得TSV大体上可如图3A到3E中所描绘般呈现。另外,所得TSV可具有一般由第二电介质310界定的特性TSV电容,例如关于图2C所论述的C2。虽然由第一电介质306形成的电容例如Cl可促成TSV电容,但两个电容的串联组合例如TSV电容可小于或等于Cl及C2。[0035]图4A到4C提供根据本发明的实施例的穿衬底穿孔400的实例视图及代表性示意图。TSV400可形成于衬底402中,且至少包含第一衬层404、第一导体406、第二衬层408,及第二导体410。另外,TSV400可包含将第一导体406与电压参考节点412电耦合的导电耦合件414。至少部分因为第一导体406经耦合到电压参考节点412,TSV400可提供低TSV电容。因为第一金属经耦合到电压参考节点412,由第一导体406及第二导体410以及第二衬层408的组合形成的电容可为TSV电容。据此,将第一导体406短接到衬底402可限制或忽略来自TSV电容的对形成于衬底402与第一导体406之间的电容的效应。虽然TSV400将导电耦合件414展示为单一细长导电迹线,但本发明预期到用于导电耦合件414的任何形状或数目的耦合件。[0036]图4A及4B分别是TSV400的实例平面图及实例横截面图。TSV400可形成在蚀刻于衬底402中的穿孔开口中。TSV400可包含第一衬层404及第二衬层408、第一导体406及第二导体410,以及导电親合件414。虽然导电親合件414可被描述为TSV400的部分,但导电親合件414还可被揭示为对第一导体406提供参考电压以将TSV400的两个电容隔离的单独组件。第一衬层404及第二衬层408以及第一导体406中的每一者可呈环形形式例如环),其可因为形成在衬底402中的穿孔开口的形状,且可围绕开口的轴点形成同心环。虽然第一衬层404及第二衬层408以及第一导体406被展示为环,但这些组件的形状是本发明的非限制方面,且预期到任何形状。[0037]在一些实施例中,第一衬层404及第二衬层408可为由类似材料例如二氧化硅形成,但其相应厚度可有所不同。例如,第一衬层404可具有提供穿孔开口的侧壁的足够覆盖其包含任何条纹及蚀刻特征)的任何厚度,而第二衬层408可具有所要厚度。如下文将论述,第二衬层408的所要厚度可使得目标电容值被获得,其中电容是由第二衬层408的对置侧上的第一导体406及第二导体410的组合形成。[0038]在一些实施例中,第一导体406可包含金属。在一些实施例中,阻挡层及晶种层可包含于TSV400中,且可在形成第一导体206之前形成。例如,在形成第一导体406之前,阻挡层可安置于第一衬层404的暴露侧壁上,且晶种层可形成于所述阻挡层上,第一导体406可安置于所述晶种层上。在一些实施例中,所述阻挡层可包含钽,所述晶种层可包含铜,且第一导体406可包含铜。在一些实施例中,所述阻挡层及所述晶种层可为第一导体406。例如,第一导体406可为由阻挡层及晶种层形成。[0039]第二导体410可包含可类似于第一导体406的金属。例如,第二导体210可为铜。在一些实施例中,第二导体410可填充在形成第二衬层408之后留下的开口。例如,如果在形成第二衬层408之后留下的开口是圆,那么第二导体408可填充所述圆。在一些实施例中,阻挡层及晶种层可先于第二导体410,阻挡层及晶种层可连续被安置于第二衬层408与第二导体410之间。在一些实施例中,TSV400中可省略所述阻挡层、所述晶种层中的任一者或两者。[0040]TSV400可进一步包含导电耦合件414。导电耦合件414将第一金属406耦合到电压参考节点412。所述电压参考节点可形成于衬底402上,且提供电压参考。在一些实施例中,所述电压参考可为接地的。在一些实施例中,所述电压参考可为衬底电压,所述衬底电压可为恒定正或负电压。例如,一般来说,所述电压参考可不基于第二金属410上所载送的电信号。[0041]导电耦合件414可在沉积第一导体406时被沉积,且在后续屏蔽步骤期间经由(例如光刻及蚀刻或剥离工艺而形成为图4A及4B中所展示的形状。在一些实施例中,可在形成TSV400之后形成导电耦合件414。另外,电压参考节点412可在形成有源元件(如上文所论述期间形成于衬底402上。[0042]图4C是由TSV400产生的各种电容的代表性电路简图。在衬底402与第二导体410之间,可存在经串联形成的两个电容。例如,第一电容器Cl可由衬底402、第一衬层404及第一导体406形成。另外,第二电容器C2可为由第一导体406、第二衬层408及第二导体410形成。然而,因为导电耦合件414,第一电容及第二电容可彼此隔离,使得其如导电耦合件414不存在且不耦合到电压参考般不组合。据此,第二电容C2可为影响TSV电容的电容。因为第一导体406耦合到电压参考节点,所以第一电容器Cl可与第二电容器C2有效隔离,且仅第二电容器C2可促成TSV电容。因而,第二电容器C2及TSV电容可为相同的。此外,虽然Cl仍会受上文关于TSV100所论述的问题影响,但C2不会经历此类问题。据此,即使Cl的电容电平随电压及或时间而变动,形成用于提供处于或低于目标电容的C2的第二衬层208且将第一导体306耦合到电压参考节点仍可提供也处于或低于所述目标电容的TSV电容。[0043]图5A到5E展示根据本发明的实施例的工艺500的各种阶段中的衬底的横截面图。图5A到5E可描绘衬底的已执行一或多个工艺步骤例如方法600下文将更详细论述的步骤等之后的片段。如参考图5A到5E所使用,一般术语「衬底」可指衬底及取决于工艺500的步骤的形成于衬底上的各种其它组件。例如,可加热衬底的陈述将意味着加热衬底及取决于所述阶段经形成于衬底上的所有组件。[0044]图5A展示通过衬底504所形成的简称为穿孔开口的穿衬底穿孔开口502。在一些实施例中,可仅形成部分通过衬底504的穿孔开口502。可使用例如离子研磨、激光剥蚀、电感耦合反应性离子蚀刻等的湿式或干式蚀刻技术或此项技术中已知的任何方法来形成穿孔开口502。穿孔开口502可提供用于形成通过衬底504的导电元件的开口,例如TSV等。如本文中所使用,TSV可包含一或多个阻挡层、一或多个衬层,及一或多个导体。TSV400可为通过工艺500来形成的TSV的实例。在一些实施例中,TSV可包含一或多个衬层,及一或多个导体。[0045]在一些实施例中,可在前侧处理已发生之后形成穿孔开口502,所述前侧处理可在衬底504的顶面上提供有源区域。在一些实施例中,衬底504可为硅、锗、含硅材料或其组合。在一些实施例中,衬底504可为除硅之外的任何半导体材料,例如砷化镓、磷化铟、氮化镓等等。所述有源区域(图中未展示)可包含已在一或多个集成电路工艺期间形成的例如晶体管、电容器及电阻器等有源电路元件的一或多个层,如此项技术中所知。可由化学机械平坦化CMP停止层图中未展示覆盖所述有源区域。[0046]图5B展示形成于穿衬底穿孔开口502的一或多个侧壁上的第一电介质层506。在一些实施例中,第一电介质层506的部分除形成于穿衬底穿孔开口502的一或多个侧壁上之夕卜,还可形成于衬底504的顶面上。在第一衬层306的至少数个部分形成于衬底304的顶面上的实施例中,可随后在蚀刻工艺中移除那些所述部分。在一些实施例中,第一电介质层506可为在穿衬底穿孔开口502的一或多个侧壁上具有丨〇〇A到6000A或更大的厚度的第一TSV衬层。第一电介质层506可为绝缘体例如氧化物),且可提供将衬底504及有源层与TSV的随后形成组件例如TSV导体例如,参阅图5E等分离的保护层。例如,可使用例如CVD等的沉积工艺来形成第一电介质层506。在一些实施例中,可用CVD03TE0S氧化物沉积工艺或PECVD沉积工艺来形成第一电介质层506。[0047]图5C展示形成于第一导体506上的第一导体508。另外,图5C展示形成于第一衬层506上方且在衬底504的部分上方延伸的导电耦合件514。在衬底504上方延伸的导电耦合件514的部分可耦合到形成于衬底504上的电压参考节点(图中未展示)。第一导体508及导电耦合件514可为此项技术中已知的任何导电金属,例如多晶硅、铜、铝、银等等,且可通过任何已知方法来沉积。例如,第一金属508及导电耦合件514可为经由热蒸镀来沉积的铜。在一些实施例中,除第一导体508及导电耦合件514之外,可在形成第一导体508及导电耦合件514之前使阻挡层及晶种层形成于第一衬层506上。例如,可在沉积第一导体508及导电耦合件514其还可为铜之前依序沉积钽阻挡层及铜晶种层。在一些实施例中,所述阻挡层及所述晶种层可形成第一导体406。一般来说,第一导体308的厚度可为任何所要厚度,只要连续层形成于第一衬层306上方。例如,第一导体308可为约20nm。在一些实施例中,第一导体508及导电耦合件514可大体上与在后续光刻及蚀刻或剥离工艺中所成形的导电耦合件514同时形成。[0048]图5D展示形成于第一导体508上的第二衬层510。第二衬层510可为第二TSV衬层,且可具有基于目标TSV电容的所要厚度。例如,在包含第一电容Cl及第二电容C2的实施例例如TSV400等)中,电容C2可基于第二衬层510的厚度,第二衬层510可具有约3500A的实例厚度。第二衬层510可为类似于第一衬层506的绝缘体。例如,可使用沉积工艺例如CVD等来形成第二衬层510。在一些实施例中,可用CVD03TE0S氧化物沉积工艺或PECVD沉积工艺来形成第二衬层510。在一些实施例中,第二衬层510可为低介电常数材料。例如,第二衬层510可为聚合物的类电介质或多孔氧化物,例如干凝胶及气凝胶等。[0049]图5E展示形成于穿衬底穿孔开口502中的第二导体512。第二金属512可沉积于第二衬层510上且可填充穿衬底穿孔开口502的剩余容积。第二导体512可为一或多个金属,例如铜。可使用各种金属沉积工艺来沉积第二导体512。例如,可在使用电镀工艺来用铜填充剩余容积之前通过PVD工艺来沉积钽阻挡层及铜晶种层。[0050]虽然导电耦合件514被展示为于与图5C相关联的工艺500步骤期间形成,但导电耦合件514可于随后工艺中形成。例如,在形成第二导体512之后或在形成第二导体512期间,可使用一或多个光刻步骤及相关联金属蚀刻及或金属剥离工艺来形成导电耦合件514。[0051]虽然图5A到5E展示完全延伸通过所述穿衬底穿孔开口502的TSV的形成,但TSV的形成可在从衬底的后侧完成之前从衬底的前侧部分发生。例如,可通过从衬底的后侧移除厚度直到部分通过衬底所形成的TSV被暴露于后侧上来完成部分通过衬底所形成的TSV。在任一工艺序列中,所得TSV大体上可如图5A到5E中所描绘般呈现。另外,因为导电耦合件514,所得TSV可具有一般由第二电介质层510界定的特性TSV电容,例如图4C的C2。因为导电耦合件被提供有参考电压,导电耦合件514可有效隔离TSV电容,例如第二电容C2。[0052]图6是根据本发明的实施例的方法600的流程图。方法600可为用于形成具有多个电容的TSV的半导体处理序列。虽然方法600被揭示为步骤602到614的序列,但任何数目个揭示步骤可经并行或依不同次序执行及或从方法600省略。例如,一些实施例中可省略步骤612。在一些实施例中,方法600还可包含用于形成将TSV金属与电压参考节点耦合的一或多个导电耦合件的步骤。在一些实施例中,TSV可包含两个或两个以上衬层。所述衬层中的至少一者可形成于穿衬底穿孔开口的侧壁上,使得一或多个导体可形成于穿衬底穿孔开口中。例如,所述导体中的至少一者可提供从半导体裸片的一侧到另一侧的导电路径。[0053]方法600可开始于步骤602,所述步骤602可包含使穿衬底穿孔开口形成于衬底中。可通过蚀刻通过有源区域且至少部分通过所述衬底来形成所述穿衬底穿孔开口。所述穿衬底穿孔开口可形成为任何所要形状。例如,所述穿衬底穿孔开口可在所述衬底中形成为圆。在一些实施例中,可形成完全通过所述衬底的所述穿衬底穿孔开口。无论如何,可通过化学及或物理方法来形成所述穿衬底穿孔开口,其中化学蚀刻、钻孔及激光剥蚀为几个实例。所述穿衬底穿孔开口可为形成穿衬底穿孔TSV结构的位置。TSV结构可包含一或多个阻挡层及或晶种层、一或多个衬层及一或多个导体,使得导电路径经形成以延伸通过或部分通过衬底。在一些实施例中,可省略所述一或多个阻挡层及所述一或多个晶种层。因此,所述穿衬底穿孔开口可为形成于衬底中以作为后续形成的TSV的基础的开口,例如孔。[0054]在一些实施例中,可在穿衬底穿孔形成之前执行前侧处理。如本文中所使用,前侧处理可包含用于形成半导体裸片的有源区域的多个处理步骤。例如,前侧处理可包含经由众多外延生长、氧化物沉积蚀刻、金属沉积蚀刻的电路形成,且包含伴随许多沉积蚀刻的众多光刻步骤。在形成所述有源区域之后,可使化学机械平坦化CMP停止层形成于所述有源区域上方,所述CMP停止层可在后续CMP工艺期间保护所述有源区域。可对衬底的第一侧执行前侧处理。在一些实施例中,所述衬底可为硅、锗或其组合。在一些实施例中,所述衬底可为除硅、锗或其组合之外的任何半导体衬底材料。[0055]方法600可以步骤604继续,所述步骤604可包含形成第一穿衬底穿孔开口衬层,例如第一TSV衬层。所述第一衬层可为绝缘体或电介质,例如二氧化硅或氧化硅等。可使用化学气相沉积工艺CVD例如次大气压CVDSACVD等来形成所述衬层。在一些实施例中,可使用如此项技术中可已知的臭氧O3TEOS氧化物工艺来沉积所述衬层。所述03TE0S工艺可用于使所述衬层形成于所述穿衬底穿孔开口的侧壁上,且还可使衬层形成于所述衬底的顶侧上。因为潜在陡峭侧壁及所述穿衬底穿孔开口的深度,可期望所述第一衬层提供足够阶梯覆盖。例如,所述第一TSV衬层可在所述侧壁处具有从15伽A到6000A的厚度。在一些实施例中,可用03TE0S氧化物沉积工艺来获得所述第一衬层的所要阶梯覆盖。在一些实施例中,可使用可提供更密集衬层的PECVD氧化物工艺来沉积所述第一TSV衬层。[0056]方法600可以步骤606继续,所述步骤606可包含形成穿衬底穿孔阻挡层及晶种层。例如,所述阻挡层可为通过气相沉积来沉积的金属。在一些实施例中,所述阻挡层可为钽。例如,所述晶种层可为通过气相沉积来沉积或通过电镀来生长的金属。在一些实施例中,所述晶种层可为铜。在一些实施例中,所述阻挡层及所述晶种层的组合厚度可为约20nm。[0057]方法600可以步骤608继续,所述步骤608可包含形成第一穿衬底穿孔金属化。所述第一金属化可包含使用一或多个金属沉积技术来沉积一或多个金属。例如,可使用电镀来形成例如,生长第一金属层。在一些实施例中,第一TSV金属可为铜。在一些实施例中,可省略步骤608,使得所述阻挡层及所述晶种层可为第一TSV金属且例如分别形成图2及4的第一导体206、406。另外,步骤606及或步骤608可包含形成导电耦合件,例如图4的导电耦合件414等。[0058]方法600可以步骤610继续,所述步骤610可包含形成第二穿衬底穿孔开口衬层,例如第二TSV衬层。所述第二衬层可大体上类似于第一衬层般形成,且可具有基于目标电容值的所要厚度。例如,所述第二衬层可为沉积于第一TSV金属上方的03TE0S氧化膜,且可具有约3500A的厚度。可包含所述第二衬层以形成TSV内的第二电容。例如,如果正基于方法600来形成TSV200,那么所述第二TSV衬层形成于第一TSV金属与第二TSV金属(下文将论述之间以形成上文所论述的第二电容C2。第二电容C2的电容值可使得目标TSV电容被实现。[0059]方法600可以步骤612继续,所述步骤612可包含形成穿衬底穿孔阻挡层及晶种层。例如,所述阻挡层可为通过气相沉积来沉积的金属。在一些实施例中,所述阻挡层可为钽。例如,所述晶种层可为通过气相沉积来沉积或通过电镀来生长的金属。在一些实施例中,所述晶种层可为铜。[0060]方法600可以步骤614继续,所述步骤614可包含形成第二穿衬底穿孔金属化,例如第二TSV金属。所述第二TSV金属化可包含使用一或多个金属沉积技术来沉积一或多个金属。例如,可通过电镀来形成至少第一金属层以填充通过衬底开口。在一些实施例中,所述第二TSV金属可为铜。[0061]从上文应了解,虽然在本文中已出于说明的目的而描述了本发明的特定实施例,但可在不背离本发明的精神及范围的情况下作出各种修改。据此,本发明除受随附权利要求书限制之外,不受其它限制。

权利要求:1.一种设备,其包括:开口,其形成于衬底中,其中所述开口具有至少一个侧壁;第一电介质,其至少形成于所述开口的所述侧壁上;第一导体,其至少形成于所述第一电介质上;第二电介质,其至少形成于所述第一导体上;及第二导体,其至少形成于所述第二电介质的侧壁上。2.根据权利要求1所述的设备,其中导电耦合件将所述第一导体耦合到电压参考节点。3.根据权利要求2所述的设备,其中所述电压参考节点是接地节点。4.根据权利要求2所述的设备,其中所述电压参考节点是衬底电压节点。5.根据权利要求1所述的设备,其中所述第一电介质及所述第二电介质是二氧化硅。6.根据权利要求1所述的设备,其中第一电容是由所述衬底、所述第一电介质及所述第一导体的组合形成,且其中第二电容是由所述第一导体、所述第二电介质及所述第二导体的组合形成。7.—种设备,其包括:衬底,所述衬底具有形成于其中的开口中的穿衬底穿孔,其中所述穿衬底穿孔包括:第一电介质及第二电介质;第一导体,其安置于所述第一电介质与所述第二电介质之间;及第二导体,其安置于所述第二电介质上。8.根据权利要求7所述的设备,其中所述衬底在前侧上包含一或多个电路。9.根据权利要求7所述的设备,其中所述第一电介质及所述第二电介质是二氧化硅。10.根据权利要求7所述的设备,其中所述第二电介质是低介电常数材料。11.根据权利要求7所述的设备,其中第一金属包括钽、铜、多晶硅或其组合。12.根据权利要求7所述的设备,其中所述第二电介质具有基于所要电容值的厚度,其中由所述第一导体及所述第二导体以及所述第二电介质形成的电容提供所述所要电容值。13.根据权利要求12所述的设备,其中第二金属是浮动的。14.根据权利要求13所述的设备,其中所述第一金属耦合到布置于所述衬底上的电压参考节点。15.—种方法,其包括:使第一电介质层形成于穿衬底穿孔开口中;使第一导电层形成于所述第一电介质层上;使第二电介质层形成于所述第一导电层上;及使第二导电层形成于所述第二电介质层上,以填充所述穿孔开口的剩余区域。16.根据权利要求15所述的方法,其进一步包括使所述穿衬底穿孔开口形成于衬底中。17.根据权利要求15所述的方法,其中使第一导电层形成于所述第一电介质层上包括:将第一阻挡层沉积于所述第一电介质层上;将第一晶种层沉积于所述第一阻挡层上;及将所述第一导电层沉积于所述第一晶种层上。18.根据权利要求15所述的方法,其中使第一电介质层形成于衬底开口中包括将所述第一电介质层沉积于所述穿衬底穿孔开口中。19.根据权利要求15所述的方法,其中使第一金属层形成于所述第一电介质层上进一步包括使金属耦合件形成于所述第一金属与所述衬底之间。20.根据权利要求15所述的方法,其中使第二电介质层形成于所述第一导电层上包括使用等离子增强化学气相沉积来沉积所述第二电介质。21.根据权利要求15所述的方法,其中使第二导电层形成于所述第二电介质层上包括:将第二阻挡层沉积于所述第二电介质层上;将第二晶种层沉积于所述第二阻挡层上;及将所述第二导电层电镀于所述第二晶种层上。22.—种方法,其包括:使穿孔开口形成于衬底中;将第一电介质层至少沉积于所述穿孔开口的侧壁上;使第一导体形成于所述第一电介质层上;使第二电介质形成于所述第一导体上;将第二导体沉积于所述第二电介质上。23.根据权利要求22所述的方法,进一步包括使金属耦合件形成于第一金属与所述衬底之间。24.根据权利要求22所述的方法,其中使第一导体形成于所述第一电介质层上包括使用物理气相沉积工艺来沉积阻挡层及晶种层。25.根据权利要求22所述的方法,其中使第二电介质形成于所述第一导体上包括使用化学气相沉积工艺来沉积所述第二电介质。

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