申请/专利权人：爱思开海力士有限公司

申请日：2018-06-19

公开（公告）日：2023-03-17

公开（公告）号：CN109697024B

主分类号：G06F3/06

分类号：G06F3/06

优先权：["20171023 KR 10-2017-0137652"]

专利状态码：有效-授权

法律状态：2023.03.17#授权;2019.05.28#实质审查的生效;2019.04.30#公开

摘要：本发明提供一种存储器系统以及存储器系统的操作方法。该方法可以包括：接收对应于逻辑地址的取消映射命令；响应于取消映射命令，将包括在取消映射过滤器中的多个取消映射位中的对应于逻辑地址的至少一个取消映射位的状态设置成取消映射状态；以及将关于逻辑地址中的与至少一个取消映射位不对应的逻辑地址的逻辑到物理地址映射信息的状态设置成取消映射状态。

主权项：1.一种存储器系统的操作方法，其包括：接收对应于逻辑地址的取消映射命令；响应于所述取消映射命令，将包括在取消映射过滤器中的多个取消映射位中的对应于所述逻辑地址的至少一个取消映射位的状态设置成取消映射状态，并且将与对应于所述至少一个取消映射位的逻辑地址相对应的逻辑到物理地址映射信息保持在映射状态；以及将关于所述逻辑地址中的与所述至少一个取消映射位不对应的逻辑地址的逻辑到物理地址映射信息的状态设置成取消映射状态，并且将与不对应于所述至少一个取消映射位的逻辑地址相对应的取消映射位保持在映射状态，其中所述取消映射过滤器被存储在非易失性存储器装置的一个页面中，并且当更新所述取消映射过滤器时，更新的取消映射过滤器被存储在所述非易失性存储器装置的、与所述一个页面不同的另一页面中。

全文数据：存储器系统及其操作方法相关申请的交叉引用本申请要求于2017年10月23日提交的申请号为10-2017-0137652的韩国专利申请的优先权，其通过引用整体并入本文。技术领域本公开的各种实施例总体涉及一种存储器系统以及存储器系统的操作方法。特别地，实施例涉及一种被配置为使用取消映射过滤器有效地管理逻辑到物理地址映射信息的存储器系统以及这种存储器系统的操作方法。背景技术存储器装置可以包括多个存储块。每个存储块可以包括多个存储器单元。可以同时擦除包括在每个存储块中的存储器单元。当从主机输入写入命令和逻辑地址时，存储器系统可以分配对应于逻辑地址的物理地址并且将数据写入对应于物理地址的存储器区域。存储器系统可以将逻辑到物理地址映射信息存储到非易失性存储器装置。此外，存储器系统可以响应于从主机输入的取消映射命令，将逻辑到物理地址映射信息的状态改变为取消映射unmapped状态。发明内容本公开的各种实施例涉及一种能够有效地管理逻辑到物理地址映射信息的存储器系统以及存储器系统的操作方法。本公开的实施例可以提供一种存储器系统的操作方法，其包括：接收对应于逻辑地址的取消映射命令；响应于取消映射命令，将包括在取消映射过滤器中的多个取消映射位之中的对应于逻辑地址的至少一个取消映射位的状态设置成取消映射状态；以及将关于逻辑地址中的与至少一个取消映射位不对应的逻辑地址的逻辑到物理地址映射信息的状态设置成取消映射状态。本公开的实施例可以提供一种存储器系统的操作方法，其包括：检查存储在非易失性存储器的第一存储器区域中的取消映射过滤器中包括的多个取消映射位中的设置成取消映射状态的取消映射位；基于检查设置成取消映射状态的取消映射位来确定取消映射的第一逻辑地址；从存储在非易失性存储器的第二存储器区域中的逻辑到物理地址映射信息确定取消映射的第二逻辑地址；以及基于第一逻辑地址和第二逻辑地址确定取消映射的逻辑地址区域。本公开的实施例可以提供一种存储器系统，其包括：非易失性存储器装置，其被配置为存储逻辑到物理地址映射信息，以及取消映射过滤器，其包括多个取消映射位；以及存储器控制器，其被配置为从主机接收取消映射命令和对应于取消映射命令的逻辑地址，并且响应于取消映射命令来控制非易失性存储器装置。存储器控制器可以被配置为：将多个取消映射位中对应于逻辑地址的至少一个取消映射位的状态设置成取消映射状态，并且将设置的取消映射位存储到非易失性存储器装置；以及将关于逻辑地址中的与取消映射位的逻辑地址不对应的逻辑到物理地址映射信息的状态修改为取消映射状态，并且将修改的逻辑到物理地址映射信息存储到非易失性存储器装置。本公开的实施例可以提供一种存储器系统，其包括：非易失性存储器装置，其被配置为存储多个逻辑到物理地址映射信息以及分别表示多个逻辑到物理地址映射信息中的信息组的映射状态的多个取消映射位；以及控制器，其被配置为根据与取消映射命令一起提供的一个或多个输入逻辑地址来控制非易失性存储器装置：读取、改变和重新存储对应于输入逻辑地址中完全匹配输入逻辑地址的组中的一个或多个取消映射位的值，并且读取、改变和重新存储对应于输入逻辑地址中的剩余的输入逻辑地址中的一个或多个逻辑到物理地址映射信息的映射状态。附图说明图1是示出根据本公开的实施例的存储器系统的示图。图2是示出图1的存储器控制器的示图。图3是示出根据本公开的实施例的存储器系统的示图。图4是示出图1的非易失性存储器装置的示图。图5是示出图4的存储块的示图。图6和图7是示出根据本公开的实施例的管理逻辑到物理地址映射信息的方法的示图。图8是示出根据本公开的实施例的管理逻辑到物理地址映射信息的方法的示图。图9是示出根据本公开的实施例的取消映射逻辑到物理地址映射信息的方法的示图。图10是示出根据本公开的实施例的取消映射逻辑到物理地址映射信息的方法的示图。图11是示出根据本公开的实施例的确定逻辑地址是否已经被取消映射的方法的示图。图12是示出根据本公开的实施例的更新逻辑到物理地址映射信息的方法的示图。图13是示出根据本公开的实施例的存储器系统的示例的示图。图14是示出根据本公开的实施例的存储器系统的示例的示图。图15是示出根据本公开的实施例的存储器系统的示例的示图。图16是示出根据本公开的实施例的存储器系统的示例的示图。具体实施方式现在将参照附图更全面地描述示例性实施例；然而，本公开的方面可以不同的形式体现并且不应当被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底且完全的，并且将向本领域技术人员完全传达本示例性实施例的范围。进一步注意到，参考“实施例”不一定意味着仅仅一个实施例，并且对“实施例”的不同参考不一定针对相同的实施例。在附图中，为了说明的清楚起见，尺寸可能被夸大。将理解的是，当元件被称为在两个元件“之间”时，两个元件之间可以仅有一个元件，或也可存在一个或多个中间元件。参考附图，并且在一些情况下参照作为实施例和中间结构的示意图的截面图示来描述实施例。这样，作为例如制造技术和或公差的结果的示出的结构的形状的变化将是预期的。因此，实施例不应被解释为限于本文所示的结构的特定形状或区域，而是可以包括由例如制造产生的形状的偏差。在附图中，为了清楚起见，结构的层和区域的长度和尺寸可能被夸大。附图中相同的附图标记表示相同的元件。诸如“第一”和“第二”的术语可以用于描述各种部件，但是它们不会限制各种部件。这些术语仅用于将部件与其它部件区分开的目的。例如，在不脱离本公开的精神和范围的情况下，第一部件可以被称为第二部件，并且第二部件可以被称为第一部件等。此外，“和或”可以包括所提及的部件中的任何一种或组合。此外，除非陈述或上下文另有说明，否则单数形式可以包括复数形式，并且反之亦然。此外，在说明书中使用的“包括包含”或“包括有包含有”旨在作为开放式过渡。每个这样的过渡代表包含标识的一个或多个部件、步骤、操作和元件，但不排除进一步添加。此外，除非另有限定，否则本文所使用的包括技术术语和科学术语的全部术语具有与相关领域的技术人员通常理解的含义相同的含义。诸如在常用词典中限定的术语应被理解为具有与它们在相关领域的上下文中的含义一致的含义，并且除非在本说明书中明确地限定，否则它们不应解释为具有理想化或过于正式的意义。还应注意的是，在本说明书中，“连接联接”是指一个部件不仅直接联接另一部件，而且还通过中间部件间接联接另一部件。另一方面，“直接连接直接联接”是指一个部件直接联接另一部件而没有中间部件。图1是示出根据本公开的实施例的存储器系统1000的示图。参照图1，存储器系统1000可以包括即使在电源被关断时也保留存储的数据的非易失性存储器装置1100、用于临时存储数据的缓冲存储器装置1300以及在主机2000的控制下控制非易失性存储器装置1100和缓冲存储器装置1300的存储器控制器1200。主机接口2000可以使用诸如以下的各种通信方式中的至少一种与存储器系统1000通信：通用串行总线USB、串行AT附件SATA、串行连接的SCSISAS、高速片间HSIC、小型计算机系统接口SCSI、外围组件互联PCI、高速PCIPCIe、高速非易失性存储器NVMe、通用闪速存储器UFS、安全数字SD、多媒体卡MMC、嵌入式MMCeMMC、双列直插式存储器模块DIMM、注册DIMMRDIMM和负载减少的DIMMLRDIMM。存储器控制器1200可以控制存储器系统1000的全部操作以及主机2000和非易失性存储器装置1100之间的数据交换。例如，存储器控制器1200可以响应于主机2000的请求而控制非易失性存储器装置1100编程或读取数据。此外，存储器控制器1200可以控制非易失性存储器装置1100，使得信息被存储在非易失性存储器装置1100中包括的主存储块和子存储块中，并且根据为编程操作而加载的数据量，对主存储块或子存储块执行编程操作。在实施例中，非易失性存储器装置1100可以包括闪速存储器。存储器控制器1200可以控制主机2000与缓冲存储器装置1300之间的数据交换，或者将用于控制非易失性存储器装置1100的系统数据临时存储在缓冲存储器装置1300中。缓冲存储器装置1300可以被用作存储器控制器1200的操作存储器、高速缓冲存储器或缓冲存储器。缓冲存储器装置1300可以存储由存储器控制器1200执行的代码和命令。缓冲存储器装置1300可以存储由存储器控制器1200处理的数据。存储器控制器1200可以将从主机2000输入的数据临时存储在缓冲存储器装置1300中，并且然后将临时存储在缓冲存储器装置1300中的数据传输到非易失性存储器装置1100并且将数据存储在其中。此外，存储器控制器1200可以接收来自主机2000的数据和逻辑地址，并且将逻辑地址转换为指示数据将被实际存储在非易失性存储器装置1100中的区域的物理地址。存储器控制器1200可以将指示逻辑地址与物理地址之间的映射关系的逻辑到物理地址映射表存储在缓冲存储器装置1300中。在实施例中，缓冲存储器装置1300可以包括双倍数据速率同步动态随机存取存储器DDRSDRAM、DDR4SDRAM、低功耗双倍数据速率4LPDDR4SDRAM、图形双倍数据速率GDDRSDRAM、低功率DDRLPDDR、或者Rambus动态随机存取存储器RDRAM。虽然图1示出包括缓冲存储器装置1300的存储器系统1000，但是本公开不限于此。即，在不同的实施例中，存储器系统1000可以不包括缓冲存储器装置1300。图2是示出图1的存储器控制器1200的示图。参照图2，存储器控制器1200可以包括处理器710、存储器缓冲器720、错误校正码ECC电路730、主机接口740、缓冲控制电路750、非易失性存储器装置接口760、数据随机发生器770、缓冲存储器装置接口780以及总线790。总线790可以提供存储器控制器1200的部件之间的通道。处理器710可以控制存储器控制器1200的全部操作并且执行逻辑操作。处理器710可以通过主机接口740与外部主机2000通信，并且可以通过非易失性存储器装置接口760与非易失性存储器装置1100通信。此外，处理器710可以通过缓冲存储器装置接口780与缓冲存储器装置1300通信。处理器710可以通过缓冲控制电路750控制存储器缓冲器720。处理器710可以使用存储器缓冲器720作为操作存储器、高速缓冲存储器或缓冲存储器来控制存储器系统1000的操作。处理器710可以使从主机2000输入的多个命令排队。该操作被称为多队列操作。处理器710可以将排队的命令连续传输到存储器装置1100。存储器缓冲器720可以被用作处理器710的操作存储器、高速缓冲存储器或缓冲存储器。存储器缓冲器720可以存储由处理器710执行的代码和命令。存储器缓冲器720可以存储由处理器710处理的数据。存储器缓冲器720可以包括静态RAMSRAM或动态RAMDRAM。ECC电路730可以执行错误校正。ECC电路730可以通过非易失性存储器装置接口760基于待被写入到非易失性存储器装置1100的数据执行ECC编码。ECC编码的数据可以通过非易失性存储器装置接口760被传输到非易失性存储器装置1100。ECC电路730可以通过非易失性存储器装置接口760对从非易失性存储器装置1100接收的数据执行ECC解码。例如，ECC电路730可以作为非易失性存储器装置接口760的部件被包括在非易失性存储器装置接口760中。主机接口740可以在处理器710的控制下与外部主机2000通信。主机接口740可以使用诸如以下的各种通信方式中的至少一种来执行通信：通用串行总线USB、串行AT附件SATA、串行连接SCSISAS、高速片间HSIC、小型计算机系统接口SCSI、外围组件互联PCI、高速PCIPCIe、高速非易失性存储器NVMe、通用闪速存储器UFS、安全数字SD、多媒体卡MMC、嵌入式MMCeMMC、双列直插式存储器模块DIMM、注册DIMMRDIMM和负载减少的DIMMLRDIMM。缓冲控制电路750可以在处理器710的控制下控制存储器缓冲器720。非易失性存储器装置接口760可以在处理器710的控制下与非易失性存储器装置1100通信。非易失性存储器装置接口760可以通过通道与非易失性存储器装置1100通信命令、地址和数据。虽然图2示出存储器控制器1200包括存储器缓冲器720和缓冲控制电路750，但是本公开不限于此。即，在另一实施例中，存储器控制器1200可以既不包括存储器缓冲器720也不包括缓冲控制电路750。例如，处理器710可以使用代码来控制存储器控制器1200的操作。处理器710可以从设置在存储器控制器1200中的非易失性存储器装置例如，只读存储器加载代码。可选地，处理器710可以通过非易失性存储器装置接口760从非易失性存储器装置1100加载代码。数据随机发生器770可以使数据随机化或者使随机化的数据去随机化。数据随机发生器770可以通过非易失性存储器装置接口760对待被写入非易失性存储器装置1100中的数据执行数据随机化操作。随机化数据可以通过非易失性存储器装置接口760被传输到非易失性存储器装置1100。数据随机发生器770可以通过非易失性存储器装置接口760对从非易失性存储器装置1100接收的数据执行数据去随机化操作。例如，数据随机发生器770可以作为非易失性存储器装置接口760的部件被包括在非易失性存储器装置接口760中。例如，存储器控制器1200的总线790可以被划分成控制总线和数据总线。数据总线可以在存储器控制器1200中传输数据。控制总线可以在存储器控制器1200中传输诸如命令和地址的控制信息。数据总线和控制总线可以彼此隔离，并且可能不会彼此干扰也不会彼此影响。数据总线可以联接到主机接口740、缓冲控制电路750、ECC电路730、非易失性存储器装置接口760和缓冲存储器装置接口780。控制总线可以联接到主机接口740、处理器710、缓冲控制电路750、非易失性存储器装置接口760和缓冲存储器装置接口780。然而，在本公开的另一实施例中，存储器控制器1200可以不包括缓冲存储器装置接口780。缓冲存储器装置接口780可以在处理器710的控制下与缓冲存储器装置1300通信。缓冲存储器装置接口750可以通过通道与缓冲存储器装置1300通信命令、地址和数据。图3是示出根据本公开的实施例的存储器系统1000的示图。图3示出包括存储器控制器1200和通过多个通道CH1至CHk联接到存储器控制器1200的多个非易失性存储器装置1100的存储器系统1000。参照图3，存储器控制器1200可以通过通道CH1至CHk与非易失性存储器装置1100通信。存储器控制器1200可以包括多个通道接口1201。通道CH1至CHk中的每一个可以联接到通道接口1201中的相应通道接口。例如，第一通道CH1可以联接到第一通道接口1201，第二通道CH2可以联接到第二通道接口1201，并且第k通道CHk可以联接到第k通道接口1201。通道CH1至CHk中的每一个可以联接到一个或多个非易失性存储器装置1100。联接到不同通道的非易失性存储器装置1100可以独立操作。例如，联接到第一通道CH1的非易失性存储器装置1100可以独立于联接到第二通道CH2的非易失性存储器装置1100来操作。例如，存储器控制器1200可以通过第一通道CH1与联接到第一通道CH1的非易失性存储器装置1100通信数据或命令，并且通过第二通道CH2与联接到第二通道CH2的非易失性存储器装置1100并行地通信数据或命令。通道CH1至CHk中的每一个可以联接到多个非易失性存储器装置1100。联接到每个通道的非易失性存储器装置1100可以形成各个不同的路径。例如，N个非易失性存储器装置1100可以联接到每个通道，并且每个非易失性存储器装置1100可以形成不同的路径。例如，第一至第N非易失性存储器装置1100可以联接到第一通道CH1。第一非易失性存储器装置1100可以形成第一路径Way1，第二非易失性存储器装置1100可以形成第二路径Way2，并且第N非易失性存储器装置1100可以形成第N路径WayN。可选地，不同于图2的示例，两个或更多个非易失性存储器装置1100可以形成单个路径。因为第一至第N非易失性存储器装置1100共享CH1，所以联接到CH1的第一至第N非易失性存储器装置1100可以依次地与存储器控制器1200通信数据或命令，而不是同时与存储器控制器1200并行通信。换言之，当存储器控制器1200通过CH1向形成CH1的Way1的第一非易失性存储器装置1100发送数据时，形成CH1的Way2至WayN的第二至第N非易失性存储器装置1100中的每一个都不能通过CH1与存储器控制器1200通信数据或命令。换言之，当共享CH1的第一至第N非易失性存储器装置1100中的任何一个占用CH1时，与CH1联接的其它非易失性存储器装置1100不能使用CH1。形成CH1的Way1的第一非易失性存储器装置1100和形成CH2的Way1的第一非易失性存储器装置1100可以独立地与存储器控制器1200通信。换言之，当存储器控制器1200通过通道CH1和第一通道接口1201与形成CH1的Way1的第一非易失性存储器装置1100通信时，存储器控制器1200可以通过CH2和第二通道接口1201同时与形成CH2的Way1的第一非易失性存储器装置1100通信数据。图4是示出图1的非易失性存储器装置1100的示图。参照图4，非易失性存储器装置1100可以包括存储数据的存储器单元阵列100。非易失性存储器装置1100可以包括外围电路200，其执行编程操作用于将数据存储在存储器单元阵列100中、执行读取操作用于输出存储的数据以及执行擦除操作用于擦除存储的数据。非易失性存储器装置1100可以包括控制逻辑300，其在存储器控制器图1的1200的控制下控制外围电路200。存储器单元阵列100可以包括多个存储块BLK1至BLKm110其中m是正整数。本地线locallineLL和位线BL1至BLn其中n是正整数可以联接到存储块BLK1至BLKm110中的每一个。例如，本地线LL可以包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多个字线。此外，本地线LL可以包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚拟dummy线。第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，本地线LL可以包括字线、漏极选择线和源极选择线以及源极线。本地线LL可以进一步包括虚拟线。另外，本地线LL可以进一步包括管线。本地线LL可以联接到存储块BLK1至BLKm110中的每一个。位线BL1至BLn可以共同联接到存储块BLK1至BLKm110。存储块BLK1至BLKm110可以被实施为二维2D结构或三维3D结构。例如，在具有二维结构的存储块110中，存储器单元可以被布置在平行于衬底的方向上。例如，在具有三维结构的存储块110中，存储器单元可以被堆叠在垂直于衬底的方向上。外围电路200可以在控制逻辑300的控制下对所选择的存储块110执行编程操作、读取操作或擦除操作。例如，外围电路200可以在控制逻辑200的控制下向第一选择线、第二选择线和字线供给验证电压和通过电压，可以使第一选择线、第二选择线和字线选择性地放电，并且可以验证联接到字线中选择的字线的存储器单元。例如，外围电路200可以包括电压生成电路210、行解码器220、页面缓冲器组230、列解码器240、输入输出电路250和感测电路260。电压生成电路210可以响应于操作信号OP_CMD而生成用于编程操作、读取操作及擦除操作的各种操作电压Vop。此外，电压生成电路210可以响应于操作信号OP_CMD而使本地线LL选择性地放电。例如，电压生成电路210可以在控制逻辑300的控制下生成编程电压、验证电压、通过电压、导通电压、读取电压、擦除电压、源极线电压等。如图5所示，行解码器220可以响应于行地址RADD而将操作电压Vop传输到联接到选择的存储块110的本地线LL。页面缓冲器组230可以包括联接到位线BL1至BLn的多个页面缓冲器PB1至PBn231。页面缓冲器PB1至PBn231可以响应于页面缓冲器控制信号PBSIGNALS而操作。例如，页面缓冲器PB1至PBn231可以临时存储通过位线BL1至BLn接收的数据，或者在读取操作或验证操作期间感测位线BL1至BLn的电压或电流。列解码器240可以响应于列地址CADD在输入输出电路250和页面缓冲器组230之间传输数据。例如，列解码器240可以通过数据线DL与页面缓冲器231交换数据，或者可以通过列线CL与输入输出电路250交换数据。输入输出电路250可以将从存储器控制器1200如图1所示接收的命令CMD或地址ADD传输到控制逻辑300，或者可以与列解码器240交换数据DATA。在读取操作或验证操作期间，感测电路260可以响应于使能位VRY_BIT生成参考电流，并且可以将从页面缓冲器组230接收的感测电压VPB与由参考电流生成的参考电压进行比较并输出通过信号PASS或失败信号FAIL。控制逻辑300可以响应于命令CMD和地址ADD而输出操作信号OP_CMD、行地址RADD、页面缓冲器控制信号PBSIGNALS和使能位VRY_BIT并且因此控制外围电路200。另外，控制逻辑300可以响应于通过信号PASS或失败信号FAIL来确定目标存储器单元是否已经通过或失败验证操作。在非易失性存储器装置1100的操作中，每个存储块110可以是擦除操作的基本单位。换言之，包括在每个存储块110中的多个存储器单元可以被同时擦除而不是被选择性地擦除。图5是示出图4的存储块110的示图。参照图5，在存储块110中，彼此并行布置的多个字线在所示实施例中为WL1至WL16可以联接在第一选择线和第二选择线之间。第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更详细地，存储块110可以包括联接在位线BL1至BLn与源极线SL之间的多个串ST。位线BL1至BLn可以分别联接到串ST，并且源极线SL可以共同联接串ST。串ST可以具有相同的配置；因此，将通过示例详细描述联接到第一位线BL1的串ST。串ST可以包括在源极线SL和第一位线BL1之间彼此串联联接的源极选择晶体管SST、多个存储器单元F1至F16以及漏极选择晶体管DST。至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST可以被包括在每个串ST中，并且比附图中所示的存储器单元F1至F16的数量更多数量的存储器单元可以被包括在每个串ST中。源极选择晶体管SST的源极可以联接到源极线SL，并且漏极选择晶体管DST的漏极可以联接到第一位线BL1。存储器单元F1至F16可以串联地联接在源极选择晶体管SST和漏极选择晶体管DST之间。包括在不同串ST中的源极选择晶体管SST的栅极可以联接到源极选择线SSL，漏极选择晶体管DST的栅极可以联接到漏极选择线DSL，并且存储器单元F1至F16的栅极可以联接到多个字线WL1至WL16。在包括在不同串ST中的存储器单元中，联接到每个字线的存储器单元的组可以被称为物理页面PPG。因此，包括在存储块110中的物理页面PPG的数量可以对应于字线WL1至WL16的数量。每个存储器单元可以存储1位的数据。该存储器单元通常被称为单层单元SLC。在该情况下，每个物理页面PPG可以存储单个逻辑页面LPG的数据。每个逻辑页面LPG的数据可以包括对应于包括在单个物理页面PPG中的单元的数量的数据位。每个存储器单元可以存储2位或更多位的数据。该存储器单元通常被称为多层单元MLC。在该情况下，每个物理页面PPG可以存储两个或更多个逻辑页面LPG的数据。当存储器单元存储2位的数据时，每个物理页面PPG可以包括两个页面PG。此处，每个物理页面PG可以存储单个逻辑页面LPG数据。每个存储器单元可以根据数据具有多个阈值电压中的任何一个。包括在每个物理页面PPG中的多个页面PG可以由阈值电压的差值来表示。包括在每个物理页面PPG中的多个存储器单元可以被同时编程。换言之，非易失性存储器装置1100可以基于物理页面PPG执行编程操作。包括在每个存储块中的多个存储器单元可以被同时擦除。换言之，非易失性存储器装置1100可以基于存储块执行擦除操作。例如，为了更新存储在一个存储块110中的一些数据，可以读取存储在存储块110中的全部数据，可以改变全部数据中需要更新的数据，并且然后全部数据可以被编程到另一存储块110。这是因为在每个存储块110是非易失性存储器装置1100的操作的擦除操作的基本单位的情况下，不可能仅擦除存储在存储块110中的一些数据并再次将新的数据编程到该存储块110中。图6和图7是示出根据本公开的实施例的管理逻辑到物理地址映射信息的方法的示图。参照图6，存储器系统1000可以从主机2000接收写入命令、写入数据和逻辑地址。存储器系统1000可以响应于写入命令而分配非易失性存储装置1100的物理存储区域，即存储块110或页面以存储写入数据。换言之，存储器系统1000可以响应于写入命令，映射对应于逻辑地址的物理地址。此处，物理地址可以是对应于非易失性存储器装置1100的物理存储区域的地址，以存储从主机2000接收的写入数据。存储器系统1000可以将逻辑地址和物理地址之间的映射信息，即逻辑到物理地址映射信息，存储到非易失性存储器装置1100的存储块110。存储逻辑到物理地址映射信息的存储块110可以被称为系统块。存储器系统1000可以从主机2000接收读取命令和逻辑地址。存储器系统1000可以响应于读取命令从存储在非易失性存储器装置1100中的逻辑到物理地址映射信息来检查对应于逻辑地址的物理地址，读取存储在存储器区域中的对应于物理地址的数据，并且将数据输出到主机2000。例如，存储器系统1000可以将从主机2000接收的关于第一逻辑地址LBA1至第十六逻辑地址LBA16的逻辑到物理地址映射信息存储到非易失性存储器装置1100。换言之，存储器系统1000可以将逻辑到物理地址映射信息存储到逻辑到物理地址映射信息存储区域800。逻辑到物理地址映射信息存储区域800可以被包括在非易失性存储器装置1100的存储器单元阵列100中。对应于第一逻辑地址LBA1至第四逻辑地址LBA4的逻辑到物理地址映射信息可以被存储到逻辑到物理地址映射信息存储区域800的第一映射信息区域801。此处，第一映射信息区域801的第一部分至第四部分可以分别存储关于第一逻辑地址LBA1至第四逻辑地址LBA4的逻辑到物理地址映射信息。对应于第五逻辑地址LBA5至第八逻辑地址LBA8的逻辑到物理地址映射信息可以被存储到逻辑到物理地址映射信息存储区域800的第二映射信息区域802。此处，第二映射信息区域802的第一部分至第四部分可以分别存储关于第五逻辑地址LBA5至第八逻辑地址LBA8的逻辑到物理地址映射信息。同样地，对应于第九逻辑地址LBA9至第十二逻辑地址LBA12的逻辑到物理地址映射信息可以被存储到逻辑到物理地址映射信息存储区域800的第三映射信息区域803。此处，第三映射信息区域803的第一部分至第四部分可以分别存储关于第九逻辑地址LBA9至第十二逻辑地址LBA12的逻辑到物理地址映射信息。此外，对应于第十三逻辑地址LBA13至第十六逻辑地址LBA16的逻辑到物理地址映射信息可以被存储到逻辑到物理地址映射信息存储区域800的第四映射信息区域804。此处，第四映射信息区域804的第一部分至第四部分可以分别存储关于第十三逻辑地址LBA13至第十六逻辑地址LBA16的逻辑到物理地址映射信息。参照图7，存储器系统1000可以从主机2000接收取消映射命令。例如，当存储器系统1000接收对应于第三逻辑地址LBA3至第十逻辑地址LBA10的取消映射命令时，存储器系统1000可以对第一映射信息区域801的第三部分和第四部分、第二映射信息区域802的第一部分至第四部分以及第三映射信息区域803的第一部分和第二部分执行取消映射操作。在取消映射操作期间，存储器系统1000可以执行以下所述的读取-修改-写入操作：读取存储的逻辑到物理地址映射信息，将读取的逻辑到物理地址映射信息修改成新的逻辑到物理地址映射信息，以及重新写入新的逻辑到物理地址映射信息，该新的逻辑到物理地址映射信息包括关于待设置成取消映射状态的逻辑地址。在以上示例中，存储器控制器1200可以响应于取消映射命令来读取存储在非易失性存储器装置1100的第一映射信息区域801至第四映射信息区域804中的全部或一些逻辑到物理地址映射信息。随后，存储器控制器1200可以将从非易失性存储器装置1100读取的逻辑到物理地址映射信息中对应于取消映射命令的逻辑地址区域的逻辑到物理地址映射信息，即，对应于第三逻辑地址LBA3至第十逻辑地址LBA10的逻辑至物理地址映射信息，修改为取消映射状态。换言之，存储器控制器1200可以将对应于第三逻辑地址LBA3至第十逻辑地址LBA10的第一映射信息区域801的第三部分和第四部分、第二映射信息区域802的第一部分至第四部分以及第三映射信息区域803的第一部分和第二部分的逻辑到物理地址映射信息的状态修改为取消映射状态。存储器控制器1200可以将从非易失性存储器装置1100读取的逻辑到物理地址映射信息临时存储到存储器缓冲器720或缓冲存储器装置1300。存储器缓冲器720和缓冲存储器装置1300可以被统称为缓冲存储器。此外，存储器控制器1200可以基于取消映射命令和与取消映射命令对应的逻辑地址来修改存储在缓冲存储器中的逻辑到物理地址映射信息。此后，存储器控制器1200可以将临时存储在缓冲存储器中的修改的逻辑到物理地址映射信息重新写入到非易失性存储器装置1100。存储器系统1000可以响应于取消映射命令而执行取消映射对应于取消映射命令的逻辑地址区域的物理地址的操作。例如，取消映射命令可以是擦除命令。换言之，当待擦除存储在特定逻辑地址区域中的数据时，主机2000可以向存储器系统1000输入对应于相关联的逻辑地址区域的取消映射命令。此外，当存储器系统1000接收对应于特定逻辑地址区域的取消映射命令时，存储器系统1000可以擦除存储在对应于相关联的逻辑地址的物理地址区域中的数据。另外，当存储器系统1000接收对应于特定逻辑地址区域的取消映射命令时，存储器系统1000可以擦除关于相应逻辑地址以及对应于逻辑地址的物理地址的映射信息。换言之，当存储器系统1000接收对应于特定逻辑地址区域的取消映射命令时，存储器系统1000可以移除相应的逻辑地址与相关联的物理地址的映射关系。此后，当输入对应于逻辑地址的写入命令时，存储器系统1000可将新的物理地址映射到相应的逻辑地址。如上所述，响应于取消映射命令而执行的对逻辑到物理地址映射信息的取消映射操作可以伴随存储器系统1000中的读取-修改-写入操作。如果频繁地执行读取-修改-写入操作，则存储器系统1000的性能会劣化。图8是示出根据本公开的实施例的管理逻辑到物理地址映射信息的方法的示图。参照图8，存储器系统1000可以包括取消映射过滤器存储区域900。例如，用于存储取消映射过滤器的取消映射过滤器存储区域900可以包括第一取消映射位存储区域901至第八取消映射位存储区域908。第一取消映射位存储区域901至第八取消映射位存储区域908可以分别存储第一取消映射位U1至第八取消映射位U8。此处，第一逻辑地址LBA1和第二逻辑地址LBA2可以对应于第一取消映射位U1，第三逻辑地址LBA3和第四逻辑地址LBA4可以对应于第二取消映射位U2，第五逻辑地址LBA5和第六逻辑地址LBA6可以对应于第三取消映射位U3，并且第七逻辑地址和第八逻辑地址LBA8可以对应于第四取消映射位U4。此外，第九逻辑地址和第十逻辑地址LBA10可以对应于第五取消映射位U5，第十一逻辑地址LBA11和第十二逻辑地址LBA12可以对应于第六取消映射位U6，第十三逻辑地址LBA13和第十四逻辑地址LBA14可以对应于第七取消映射位U7，并且第十五逻辑地址和第十六逻辑地址LBA16可以对应于第八取消映射位U8。多个逻辑地址可以对应于单个取消映射位。可选地，单个逻辑地址可以对应于单个取消映射位。本文描述的取消映射位U1至U8中的每一个由一个位形成。取消映射过滤器可以被存储在非易失性存储器装置1100中。换言之，取消映射过滤器存储区域900可以被包括在非易失性存储器装置1100，详细地，非易失性存储器装置1100的存储器单元阵列100中。例如，当取消映射位U1至U8中的每一个均由一个位形成时，取消映射位存储区域901至908中的每一个可以对应于单个存储器单元。可选地，各个取消映射位U1至U8可以由两个或更多个位形成。例如，第一取消映射位U1可以对应于第一映射信息区域801的第一部分和第二部分。第二取消映射位U2可以对应于第一映射信息区域801的第三部分和第四部分。第三取消映射位U3可以对应于第二映射信息区域802的第一部分和第二部分。第四取消映射位U4可以对应于第二映射信息区域802的第三部分和第四部分。此外，第五取消映射位U5可以对应于第三映射信息区域803的第一部分和第二部分。第六取消映射位U6可以对应于第三映射信息区域803的第三部分和第四部分。第七取消映射位U7可以对应于第四映射信息区域804的第一部分和第二部分。第八取消映射位U8可以对应于第四映射信息区域804的第三部分和第四部分。如上所述，第一映射信息区域801至第四映射信息区域804的各个部分可以存储逻辑到物理地址映射信息。例如，当第一逻辑地址LBA1至第十六逻辑地址LBA16中的每一个被映射到物理地址时，第一取消映射位U1至第八取消映射位U8可以从取消映射状态修改为映射状态。此外，关于第一逻辑地址LBA1至第十六逻辑地址LBA16的逻辑到物理地址映射信息可以被存储在第一映射信息区域801至第四映射信息区域804中。取消映射过滤器可以被存储在非易失性存储器装置1100中。换言之，取消映射过滤器存储区域900可以被包括在非易失性存储器装置1100中，并且更具体地，被包括在非易失性存储器装置1100的存储器单元阵列100中。例如，取消映射过滤器可以被写入到存储块110的一个页面。此外，当更新取消映射过滤器时，更新的取消映射过滤器可以写入与已经写入原始取消映射过滤器的页面不同的页面。图9是示出根据本公开的实施例的取消映射逻辑到物理地址映射信息的方法的示图。参照图9，存储器系统1000可以从主机2000接收对应于第三逻辑地址LBA3至第十二逻辑地址LBA12的取消映射命令。存储器系统1000可以响应于该取消映射命令将对应于第三逻辑地址LBA3至第十二逻辑地址LBA12的第二取消映射位U2至第六取消映射位U6从映射状态修改为取消映射状态。例如，当取消映射位值为‘1’时，它可以指映射状态。当取消映射位值为‘0’时，它可以指取消映射状态。存储器控制器1200可以将修改的第二取消映射位U2至第六取消映射位U6写入非易失性存储器装置1100的存储块110。此处，修改的第二取消映射位U2至第六取消映射位U6可以被临时存储到缓冲存储器。换言之，存储器控制器1200可以将修改的第二取消映射位U2至第六取消映射位U6写入非易失性存储器装置1100的取消过滤器存储区域900。在实施例中，存储器控制器1200可以读取、修改和写入存储在非易失性存储器装置1100的取消映射过滤器存储区域900中的现有取消映射位。在实施例中，存储器控制器1200可以将修改的取消映射过滤器900写入到非易失性存储器装置1100的另一存储器区域。此处，其中最初存储逻辑到物理地址映射信息的第一映射信息区域801至第四映射信息区域804可以保留原始逻辑到物理地址映射信息而不作任何修改。换言之，可以不对第一映射信息区域801至第四映射信息区域804执行读取-修改-写入操作。在以上示例中，可以保留对应于第三逻辑地址LBA3至第十逻辑地址LBA10的存储在第一映射信息区域801的第三部分和第四部分、第二映射信息区域802的第一部分至第四部分以及第三映射信息区域803的第一部分和第二部分的逻辑到物理地址映射信息而不作任何修改。换言之，可以不对第一映射信息区域801的第三部分和第四部分、第二映射信息区域802的第一部分至第四部分以及第三映射信息区域803的第一部分和第二部分执行读取-修改-写入操作，其中可以初始地存储对应于第三逻辑地址LBA3至第十二逻辑地址LBA12的逻辑到物理地址映射信息。如上所述，当存储器系统1000对存储在非易失性存储器装置中的取消映射过滤器执行读取-修改-写入操作时，将修改的取消映射过滤器写入另一取消映射过滤器存储区域以更新存储在非易失性存储器装置1100的取消映射过滤器存储区域900中的取消映射过滤器可能比存储器系统1000对存储在非易失性存储器装置1100中的逻辑到物理地址映射信息执行读取-修改-写入操作以更新逻辑到物理地址映射信息的传统情况更高效。在非易失性存储器装置1100中，其中存储第一取消映射位U1至第八取消映射位U8的存储器区域，即，取消映射过滤器存储区域900，可以小于第一映射信息区域801至第四映射信息区域804的存储器区域，即地址映射信息存储区域800。因此，存储器系统1000更新取消映射过滤器的情况可能比存储器系统1000更新逻辑到物理地址映射信息的情况更高效。图10是示出根据本公开的实施例的取消映射逻辑到物理地址映射信息的方法的示图。参照图10，存储器系统1000可以从主机2000接收对应于第四逻辑地址LBA4至第十一逻辑地址LBA11的取消映射命令。存储器系统1000可以响应于从主机2000接收的取消映射命令，将对应于第四逻辑地址LBA4至第十一逻辑地址LBA11中的第五逻辑地址LBA5至第十逻辑地址LBA10的第三取消映射位U3至第五取消映射位U5从映射状态修改到取消映射状态。例如，当取消映射位值为‘1’时，它可以指映射状态。当取消映射位值为‘0’时，它可以指取消映射状态。在实施例中，存储器控制器1200可以将存储在非易失性存储器装置1100的取消映射过滤器存储区域900中的现有取消映射过滤器读取-修改-写入成修改的取消映射过滤器900。即，存储器控制器1200可以读取存储在非易失性存储器装置1100的取消映射过滤器存储区域900中的现有取消映射过滤器，并且将其临时存储到存储器缓冲器720或缓冲存储器装置1300。换言之，存储器控制器1200可以将存储在非易失性存储器装置1100的取消映射过滤器存储区域900中的现有取消映射过滤器900加载到存储器缓冲器720或缓冲存储器装置1300。存储器控制器1200可以基于对应于取消映射命令的逻辑地址，修改加载到存储器缓冲器720或缓冲存储器装置1300的现有取消映射过滤器900，并且然后将其重新写入到取消映射过滤器存储区域900。在实施例中，存储器控制器1200可以将修改的取消映射过滤器写入到非易失性存储器装置1100的存储块110。换言之，控制器1200可以将修改的取消映射过滤器存储到与在修改取消映射滤波器之前已经存储有取消映射过滤器的存储器区域不同的存储器区域。在该情况下，存储器系统1000不需要执行从非易失性存储器装置1100读取在修改之前存储的取消映射过滤器的操作。此后，存储器系统1000可以响应于从主机2000接收的取消映射命令更新关于不对应于第四逻辑地址LBA4至第十一逻辑地址LBA11中的取消映射位的第四逻辑地址LBA4和第十一逻辑地址LBA11的逻辑到物理地址映射信息。换言之，存储器系统1000可以更新对应于第四逻辑地址LBA4的第一映射信息区域801的第四部分和对应于第十一逻辑地址LBA11的第三映射信息区域803的第三部分的逻辑到物理地址映射信息。换言之，存储器系统1000可以将对应于第四逻辑地址LBA4和第十一逻辑地址LBA11的逻辑到物理地址映射信息修改为取消映射状态。例如，存储器系统1000可以对存储在非易失性存储器装置1100中的现有逻辑到物理地址映射信息中存储在对应于第四逻辑地址LBA4的第一映射信息区域801的第四部分和对应于第十一逻辑地址LBA11的第三映射信息区域803的第三部分中的逻辑到物理地址映射信息执行读取-修改-写入操作。在1位取消映射位被分配给多个逻辑地址的情况下，如图10所示的将第三取消映射位U3至第五取消映射位U5分配给第五逻辑地址LBA5至第十逻辑地址LBA10，如果需要将对应于该1位取消映射位的所有逻辑地址取消映射，则取消映射位从映射状态修改为取消映射状态，而对应于逻辑地址的逻辑到物理地址映射信息保持不作任何修改。在实施例中，在1位取消映射位被分配给多个逻辑地址的情况下，如果需要仅取消映射对应于1位取消映射位的多个逻辑地址中的一些，则如分配给图10中的第四逻辑地址LBA4和第十一逻辑地址LBA11的第二取消映射位U2和第六取消映射位U6所例示的取消映射位可以保持映射，而对应于逻辑地址的逻辑到物理地址映射信息被更新或修改。图11是示出根据本公开的实施例的确定逻辑地址是否已经被取消映射的方法的示图。参照图11，存储器系统1000可以确定多个逻辑地址是否已经被映射或取消映射。例如，取消映射过滤器存储区域900的第三取消映射位U3至第五取消映射位U5可以处于取消映射状态，并且逻辑到物理地址映射信息中对应于第四逻辑地址LBA4的第一映射信息区域801的第四部分和对应于第十一逻辑地址LBA11的第三映射信息区域803的第三部分可以是取消映射状态。换言之，在逻辑到物理地址映射信息存储区域800中的逻辑到物理地址映射信息中，存储在分别对应于第四逻辑地址LBA4和第十一逻辑地址LBA11的第一映射信息区域801的第四部分和第三映射信息区域803的第三部分中的逻辑到物理地址映射信息可以分别处于取消映射状态。当需要确定多个逻辑地址是否处于映射状态或取消映射状态时，存储器系统1000可以通过在取消映射过滤器中检查取消映射存储区域900来检测对应于第五逻辑地址LBA5至第十逻辑地址LBA10的第三取消映射位U3至第五取消映射位U5处于取消映射状态。因此，存储器系统1000可以确定第五逻辑地址LBA5至第十逻辑地址LBA10处于取消映射状态。此后，存储器系统1000可以通过检查地址映射信息存储区域800的逻辑到物理地址映射信息来检测对应于第四逻辑地址LBA4和第十一逻辑地址LBA11的第一映射信息区域801的第四部分和第三映射信息区域803的第三部分分别处于取消映射状态。因此，存储器系统1000可以确定第四逻辑地址LBA4和第十一逻辑地址LBA11处于取消映射状态。存储器系统1000可以通过上述进程确定第四逻辑地址LBA4至第十一逻辑地址LBA14处于取消映射状态。取消映射过滤器可以被存储在非易失性存储器装置1100的一个页面中。换言之，取消映射过滤器存储区域900可以是非易失性存储器装置1100的一个物理页面PPG。因此，存储器系统1000可以通过一次读取操作来执行通过取消映射过滤器来检查相应的逻辑地址是处于映射状态还是取消映射状态的操作。逻辑到物理地址映射信息可以被存储在非易失性存储器装置1100的多个页面中。例如，存储器系统1000可以分配一个或多个存储块110来存储逻辑到物理地址映射信息。因此，存储器系统1000可以通过读取操作来多次执行通过存储在非易失性存储器装置中的逻辑到物理地址映射信息来检查相应的逻辑地址是处于映射状态还是取消映射状态的操作。因此，存储器系统1000可以使用取消映射过滤器通过减少数量的读取操作来确定多个逻辑地址是处于映射状态还是取消映射状态。图12是示出根据本公开的实施例的更新逻辑到物理地址映射信息的方法的示图。参照图12，存储器系统1000可以参照取消映射过滤器来更新逻辑到物理地址映射信息。例如，当第四逻辑地址LBA4至第十一逻辑地址LBA11处于取消映射状态时，取消映射过滤器存储区域900的对应于第五逻辑地址LBA5至第十逻辑地址LBA10的第三取消映射位U3至第五取消映射位U5可以处于取消映射状态，并且对应于第四逻辑地址LBA4和第十一逻辑地址LBA11的地址映射信息存储区域800的第一映射信息区域801的第四部分和第三映射信息区域803的第三部分可以处于取消映射状态在图12中表示为“a第一状态”。存储器系统1000可以检查取消映射过滤器存储区域900的对应于第五逻辑地址LBA5至第十逻辑地址LBA10的第三映射位U3至第五未映射位U5处于取消映射状态，并且将在逻辑到物理地址映射信息存储区中对应于第五逻辑地址LBA5至第八逻辑地址LBA8的第二映射信息区域802的第一部分至第四部分以及对应于第九逻辑地址LBA9和第十逻辑地址LBA10的第三映射信息区域803的第一部分和第二部分更新为取消映射状态在图12中表示为“b第二状态”。例如，当从主机2000输入用于取消映射的逻辑地址的写入命令时，当对取消映射的逻辑地址执行用户写入操作时，可以执行逻辑到物理地址映射信息的更新。在该情况下，存储器系统1000可以参照取消映射过滤器来更新逻辑到物理地址映射信息。在参照取消映射过滤器存储区域900已经更新地址映射信息存储区域800中的逻辑到物理地址映射信息之后，存储器系统1000可以响应于从主机2000输入的写入命令和写入数据以及对应于写入命令的第九逻辑地址LBA9和第十逻辑地址LBA10将取消映射过滤器存储区域900中的对应于第九逻辑地址LBA9和第十逻辑地址LBA10的第五取消映射位U5的状态从取消映射状态改变到映射状态，并且将地址映射信息存储区域800中的对应于第九逻辑地址LBA9和第十逻辑地址LBA10的第三映射信息区域803的第一部分和第二部分更新为最新的映射信息。换言之，存储器系统1000可以将物理地址映射到从主机2000输入的逻辑地址，并且基于物理地址到逻辑地址的映射来修改逻辑到物理地址映射信息。即，存储器系统1000可以响应于连同写入命令一起提供的第九逻辑地址LBA9和第十逻辑地址LBA10在地址映射信息存储区域800中更新对应于第九逻辑地址LBA9和第十逻辑地址LBA10的第三映射信息区域803的第一部分和第二部分在图12中表示为“c第三状态”。可以通过存储器系统1000中的写入操作或读取-修改-写入操作来执行取消映射过滤器和逻辑到物理地址映射信息的更新。图13是示出根据本公开的实施例的存储器系统30000的示例的示图。参照图13，存储器系统30000可以被实施为蜂窝电话、智能电话、平板PC、个人数字助理PDA或无线通信装置。存储器系统30000可以包括非易失性存储器装置1100和被配置成控制非易失性存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以在处理器3100的控制下控制非易失性存储器装置1100的数据存取操作，例如，编程操作、擦除操作或读取操作。编程到非易失性存储器装置1100的数据可以在存储器控制器1200的控制下通过显示器3200被输出。无线电收发器3300可以通过天线ANT发送和接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号改变为可以在处理器3100中处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号并且将处理的信号传输到存储器控制器1200或显示器3200。存储器控制器1200可以将由处理器3100处理的信号编程到非易失性存储器装置1100。此外，无线电收发器3300可以将从处理器3100输出的信号改变为无线电信号，并且通过天线ANT将改变的无线电信号输出到外部装置。输入装置3400可以用于输入用于控制处理器3100的操作的控制信号或者待由处理器3100处理的数据。输入装置3400可以被实施为诸如触摸板或计算机鼠标、小键盘或键盘的点击装置。处理器3100可以控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据通过显示器3200被输出。在实施例中，能够控制非易失性存储器装置1100的操作的存储器控制器1200可以被实施为处理器3100的一部分或与处理器3100单独提供的芯片。存储器控制器1200可以通过图2中所示的存储器控制器的示例来实施。图14是示出根据本公开的实施例的存储器系统40000的示例的示图。图14是示出包括图2所示的存储器控制器1200的存储器系统40000的示例的示图。参照图14，存储器系统40000可以被实施为个人计算机PC、平板PC、电子书、电子阅读器、个人数字助理PDA、便携式多媒体播放器PMP、MP3播放器或MP4播放器。存储器系统40000可以包括非易失性存储器装置1100和被配置为控制非易失性存储器装置1100的数据处理操作的存储器控制器1200。处理器4100可以根据从输入装置4200输入的数据通过显示器4300输出存储在非易失性存储器装置1100中的数据。例如，输入装置4200可以被实施为诸如触摸板或计算机鼠标、小键盘或键盘的点击装置。处理器4100可以控制存储器系统40000的全部操作并且控制存储器控制器1200的操作。在实施例中，能够控制非易失性存储器装置1100的操作的存储器控制器1200可以被实施为处理器4100的一部分或与处理器4100单独提供的芯片。存储器控制器1200可以是图2中所示的示例性存储器控制器。图15是示出根据本公开的实施例的存储器系统50000的示例的示图。参照图15，存储器系统50000可以被实现为例如数码相机的图像处理装置、设置有数码相机的便携式电话、设置有数码相机的智能手机或设置有数码相机的平板PC。存储器系统50000可以包括非易失性存储器装置1100和能够控制存储器装置1100的例如编程操作、擦除操作或读取操作的数据处理操作的存储器控制器1200。存储器系统50000的图像传感器5200可以将光学图像转换为数字信号。转换的数字信号可以被传输到处理器5100或存储器控制器1200。转换的数字信号可以在处理器5100的控制下通过显示器5300输出，或通过存储器控制器1200被存储在非易失性存储器装置1100中。存储在非易失性存储器装置1100中的数据可以在处理器5100或存储器控制器1200的控制下通过显示器5300输出。在实施例中，能够控制非易失性存储器装置1100的操作的存储器控制器1200可以被实施为处理器5100的一部分或与处理器5100单独提供的芯片。存储器控制器1200可以是图2中所示的示例性存储器控制器。图16是示出根据本公开的实施例的存储器系统70000的示例的示图。参照图16，存储器系统70000可以被实现为存储卡或智能卡。存储器系统70000可以包括非易失性存储器装置1100、存储器控制器1200和卡接口7100。存储器控制器1200可以控制非易失性存储器装置1100和卡接口7100之间的数据交换。在实施例中，卡接口7100可以是安全数字SD卡接口或多媒体卡MMC接口，但是不限于此。存储器控制器1200可以是图2中所示的示例性存储器控制器。卡接口7100可以根据主机60000的协议来接口连接主机60000和存储器控制器1200之间的数据交换。在实施例中，卡接口7100可以支持通用串行总线USB协议和芯片间IC-USB协议。此处，卡接口可以指能够支持由主机60000使用的协议的硬件、安装在硬件中的软件或者信号传输方法。当存储器系统70000连接到诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和存储器控制器1200执行与非易失性存储器装置1100的数据通信。根据本公开的各种实施例，在存储器系统的操作中，使用取消映射过滤器可以减少更新逻辑到物理地址映射信息所花费的时间。本文已经公开示例性实施例，并且虽然采用特定术语，但是它们仅被用于和解释为通用和描述性的含义，而不是为了限制的目的。在一些情况下，如从提交本申请起对于本领域普通技术人员显而易见的是，结合特定实施例描述的特征、特性和或元件可以单独使用或与结合一个或多个其它实施例描述的特征、特性和或元件结合使用，除非另有具体说明。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可以进行形式和细节上的各种改变。

权利要求：1.一种存储器系统的操作方法，其包括：接收对应于逻辑地址的取消映射命令；响应于所述取消映射命令，将包括在取消映射过滤器中的多个取消映射位中的对应于所述逻辑地址的至少一个取消映射位的状态设置成取消映射状态；以及将关于所述逻辑地址中的与所述至少一个取消映射位不对应的逻辑地址的逻辑到物理地址映射信息的状态设置成取消映射状态。2.根据权利要求1所述的方法，其中所述取消映射过滤器被存储在非易失性存储器装置中，以及其中设置至少一个取消映射位的状态的操作包括将设置成取消映射状态的所述至少一个取消映射位写入所述非易失性存储器装置。3.根据权利要求1所述的方法，其中所述逻辑到物理地址映射信息被存储到所述非易失性存储器装置，其中设置逻辑到物理地址映射信息的状态的操作包括：从所述非易失性存储器装置读取所述逻辑到物理地址映射信息；将从所述非易失性存储器装置读取的所述逻辑到物理地址映射信息的状态修改为取消映射状态；以及将修改的逻辑到物理地址映射信息写入到所述非易失性存储器装置。4.根据权利要求1所述的方法，其中所述多个取消映射位中的每一个对应于多个逻辑地址。5.根据权利要求4所述的方法，其中当所有相应的逻辑地址被取消映射时，所述多个取消映射位中的每一个被设置成取消映射状态。6.根据权利要求1所述的方法，其进一步包括将对应于设置成取消映射状态的所述至少一个取消映射位的逻辑到物理地址映射信息的状态设置成取消映射状态。7.根据权利要求6所述的方法，其进一步包括：接收对应于所述取消映射命令的所述逻辑地址中的第一逻辑地址的写入命令；以及将所述多个取消映射位中对应于所述第一逻辑地址的取消映射位的状态设置成映射状态。8.根据权利要求7所述的方法，其进一步包括：响应于所述写入命令分配对应于所述第一逻辑地址的物理地址；以及将所述第一逻辑地址和所述物理地址之间的映射关系更新为对应于被设置成映射状态的所述取消映射位的所述逻辑到物理地址映射信息。9.根据权利要求2所述的方法，其中所述写入包括将所述取消映射过滤器中包括的所有其它多个取消映射位同时写入到所述非易失性存储器装置。10.根据权利要求9所述的方法，其中在被设置成取消映射状态之前，所述取消映射过滤器被存储到所述非易失性存储器装置的第一存储器区域，以及其中被设置成取消映射状态的所述取消映射过滤器被存储到所述非易失性存储器装置的第二存储器区域。11.一种存储器系统的操作方法，其包括：检查存储在非易失性存储器的第一存储器区域中的取消映射过滤器中包括的多个取消映射位中的被设置成取消映射状态的取消映射位；基于检查被设置成取消映射状态的所述取消映射位来确定取消映射的第一逻辑地址；从存储在所述非易失性存储器的第二存储器区域中的逻辑到物理地址映射信息确定取消映射的第二逻辑地址；以及基于所述第一逻辑地址和所述第二逻辑地址确定取消映射的逻辑地址区域。12.根据权利要求11所述的方法，其进一步包括基于所述取消映射的逻辑地址区域将逻辑到物理地址映射信息加载到缓冲存储器。13.根据权利要求12所述的方法，其进一步包括对加载到所述缓冲存储器的所述逻辑到物理地址映射信息执行对所述第二存储器区域的读取操作、修改操作和写入操作中的至少一个。14.根据权利要求12所述的方法，其进一步包括：接收对应于所述第一逻辑地址的写入命令；以及将对应于所述第一逻辑地址的取消映射位设置成映射状态。15.根据权利要求14所述的方法，其进一步包括：响应于所述写入命令分配对应于所述第一逻辑地址的物理地址；以及将所述第一逻辑地址和所述物理地址之间的映射关系更新为所述逻辑到物理地址映射信息。16.一种存储器系统，其包括：非易失性存储器装置，其被配置为存储逻辑到物理地址映射信息，以及包括多个取消映射位的取消映射过滤器；以及存储器控制器，其被配置为从主机接收取消映射命令和对应于所述取消映射命令的逻辑地址，并且响应于所述取消映射命令来控制所述非易失性存储器装置，其中所述存储器控制器被配置为：将所述多个取消映射位中对应于所述逻辑地址的至少一个取消映射位的状态设置成取消映射状态，并且将设置的至少一个取消映射位存储到所述非易失性存储器装置；以及将关于所述逻辑地址中与所述至少一个取消映射位不对应的逻辑地址的逻辑到物理地址映射信息的状态修改为取消映射状态，并且将修改的逻辑到物理地址映射信息存储到所述非易失性存储器装置。17.根据权利要求16所述的存储器系统，其中所述存储器控制器被配置为：从所述非易失性存储器装置读取所述逻辑到物理地址映射信息；将从所述非易失性存储器装置读取的所述逻辑到物理地址映射信息临时存储到缓冲存储器；将临时存储在所述缓冲存储器中的所述逻辑到物理地址映射信息的状态修改为取消映射状态；以及将修改的逻辑到物理地址映射信息写入到所述非易失性存储器装置。18.根据权利要求16所述的存储器系统，其中所述多个取消映射位中的每一个对应于多个逻辑地址。19.根据权利要求18所述的存储器系统，其中当所有相应的逻辑地址被取消映射时，所述多个取消映射位中的每一个被设置成取消映射状态。20.根据权利要求16所述的存储器系统，其中所述存储器控制器包括缓冲存储器，以及其中所述存储器控制器被配置为响应于从所述主机输入的读取命令，将存储在所述非易失性存储器装置中的所述逻辑到物理地址映射信息加载到所述缓冲存储器。

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