申请/专利权人：爱思开海力士有限公司

申请日：2018-11-15

公开（公告）日：2023-03-17

公开（公告）号：CN110266272B

主分类号：H03B5/12

分类号：H03B5/12;G11C7/22

优先权：["20180312 KR 10-2018-0028760"]

专利状态码：有效-授权

法律状态：2023.03.17#授权;2019.10.22#实质审查的生效;2019.09.20#公开

摘要：提供一种振荡器和包括该振荡器的存储器系统。该振荡器包括依次联接的奇数个反相器，在这奇数个反相器中，最后一级反相器的输出信号被反馈为第一级反相器的输入信号，其中，所述反相器中的每一个包括：第一输入信号控制单元，所述第一输入信号控制单元被配置为将所述反相器中的每一个的输入信号延迟第一延迟时间或第二延迟时间，并输出第一延迟输入信号；第二输入信号控制单元，所述第二输入信号控制单元被配置为将所述输入信号延迟第三延迟时间或第四延迟时间，并输出第二延迟输入信号；以及信号输出单元，所述信号输出单元被配置为响应于所述第一延迟输入信号和所述第二延迟输入信号而产生输出信号。

主权项：1.一种振荡器，该振荡器包括依次联接的奇数个反相器，在这奇数个反相器中，最后一级反相器的输出信号被反馈为第一级反相器的输入信号，其中，所述反相器中的每一个包括：第一输入信号控制单元，所述第一输入信号控制单元被配置为响应于输出信号，将所述反相器中的每一个的输入信号延迟第一延迟时间或第二延迟时间，并输出第一延迟输入信号；第二输入信号控制单元，所述第二输入信号控制单元被配置为响应于所述输出信号，将所述输入信号延迟第三延迟时间或第四延迟时间，并输出第二延迟输入信号；以及信号输出单元，所述信号输出单元被配置为响应于所述第一延迟输入信号和所述第二延迟输入信号而产生所述输出信号。

全文数据：振荡器和包括该振荡器的存储器系统技术领域本公开总体涉及电子装置，更具体地，涉及一种振荡器和包括该振荡器的存储器系统。背景技术随着使用存储器系统作为存储介质的移动信息装置具体地，智能电话、平板PC等被越来越多地使用，对存储器装置的关注及其重要性都进一步增加。随着除了使用高速处理器或多核的并行化之外的各种应用的出现，对半导体存储器系统的需求水平不仅在性能方面而且在可靠性方面持续增加。存储器系统是使用诸如硅Si、锗Ge、砷化镓GaAs或磷化铟InP之类的半导体实现的储存装置。存储器系统通常可分为易失性存储器装置和非易失性存储器装置。易失性存储器装置是在中断电力供应时所存储的数据消失的存储器装置。易失性存储器装置的示例包括静态随机存取存储器SRAM、动态RAMDRAM、同步DRAMSDRAM等。非易失性存储器装置是即使在中断电力供应时也保留所存储的数据的存储器装置。非易失性存储器装置的示例包括只读存储器ROM、可编程ROMPROM、电可编程ROMEPROM、电可擦除可编程ROMEEPROM、闪速存储器、相变RAMPRAM、磁性RAMMRAM、电阻式RAMRRAM、铁电式RAMFRAM等。闪速存储器通常分为NOR型闪速存储器和NAND型闪速存储器。在被包括在存储器系统中的存储器装置和存储器控制器中，使用周期信号来操作内部电路。用于产生这种周期信号的装置是振荡器。当产生周期信号时，确保周期信号根据设计具有准确的周期是至关重要的。另外，振荡器消耗功率，因此，非常希望降低它们的功耗。发明内容本发明的实施方式提供了一种能够减少电流消耗的准确的振荡器以及包括该振荡器的存储器系统。根据本公开的一方面，提供一种振荡器，该振荡器包括依次联接的奇数个反相器，在这奇数个反相器中，最后一级反相器的输出信号被反馈为第一级反相器的输入信号，其中，所述反相器中的每一个包括：第一输入信号控制单元，所述第一输入信号控制单元被配置为将所述反相器中的每一个的输入信号延迟第一延迟时间或第二延迟时间，并输出第一延迟输入信号；第二输入信号控制单元，所述第二输入信号控制单元被配置为将所述输入信号延迟第三延迟时间或第四延迟时间，并输出第二延迟输入信号；以及信号输出单元，所述信号输出单元被配置为响应于所述第一延迟输入信号和所述第二延迟输入信号而产生输出信号。根据本公开的另一方面，提供一种振荡器，该振荡器包括：振荡单元，所述振荡单元包括依次联接的奇数个反相器，其中，所述反相器当中的最后一级反相器的输出信号被反馈为所述反相器当中的第一级反相器的输入信号；电源电压供应单元，所述电源电压供应单元被配置为响应于驱动信号而控制与提供给所述反相器的电源电压对应的电流；偏置单元，所述偏置单元被配置为响应于所述驱动信号而产生并输出偏置电压；以及接地电压供应单元，所述接地电压供应单元被配置为响应于所述偏置电压而控制与提供给所述反相器的接地电压对应的电流，其中，所述反相器中的每一个包括：第一输入信号控制单元，所述第一输入信号控制单元被配置为将输入信号延迟第一延迟时间或第二延迟时间，并输出第一延迟输入信号；第二输入信号控制单元，所述第二输入信号控制单元被配置为将所述输入信号延迟第三延迟时间或第四延迟时间，并输出第二延迟输入信号；以及信号输出单元，所述信号输出单元被配置为响应于所述第一延迟输入信号和所述第二延迟输入信号而产生输出信号。根据本公开的又一方面，提供一种存储器系统，该存储器系统包括：存储器控制器，所述存储器控制器被配置为响应于来自主机的请求而产生并输出命令；振荡器，所述振荡器包括依次联接的奇数个反相器，其中，所述反相器当中的最后一级反相器的输出信号被输出为时钟信号，并且所述时钟信号被反馈为所述反相器当中的第一级反相器的输入信号；以及存储器装置，所述存储器装置被配置为响应于所述时钟信号和所述命令而执行内部操作，其中，所述反相器中的每一个包括：第一输入信号控制单元，所述第一输入信号控制单元被配置为将所述反相器中的每一个的输入信号延迟第一延迟时间或第二延迟时间，并输出第一延迟输入信号；第二输入信号控制单元，所述第二输入信号控制单元被配置为将所述输入信号延迟第三延迟时间或第四延迟时间，并输出第二延迟输入信号；以及信号输出单元，所述信号输出单元被配置为响应于所述第一延迟输入信号和所述第二延迟输入信号而产生输出信号。附图说明现在将参照附图在下文中更充分地描述本发明的示例实施方式；然而，我们注意到：本发明可按照不同的其它形式具体实施，并且不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开将是彻底的和完整的，并且将向本发明所属领域的技术人员充分地传达本发明的范围。在附图中，为了例示清晰，可能夸大了尺寸。将理解，当元件被称为在两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可存在一个或更多个中间元件。相似的附图标记始终表示相似的元件。图1是例示根据本公开的实施方式的存储器系统的图。图2是例示根据本公开的实施方式的振荡器的电路图。图3是例示根据本公开的实施方式的反相器的电路图。图4是例示根据本公开的另一实施方式的振荡器的电路图。图5是例示根据本公开的实施方式的存储器系统的图。图6是例示根据本公开的实施方式的存储器系统的图。图7是例示根据本公开的实施方式的存储器系统的图。图8是例示根据本公开的实施方式的存储器系统的图。具体实施方式本文所公开的具体的结构描述或功能描述出于描述根据本公开的构思的实施方式的目的仅仅是说明性的。根据本公开的构思的实施方式可按各种形式来实现，而不能被解释为限于本文所阐述的实施方式。根据本公开的构思的实施方式可进行各种修改并且具有各种形状。因此，在附图中例示了实施方式并且意图在本文中进行详细描述。然而，根据本公开的构思的实施方式不应被解释为限于特定公开内容，并且包括不脱离本公开的精神和技术范围的所有改变、等同物或替代物。虽然诸如“第一”和“第二”之类的术语可用于描述各种组件，但是这些组件不应被理解为限于上述术语。上述术语仅用于将一个组件与另一个组件区分开。例如，在不脱离本公开的权利范围的情况下，第一组件可被称为第二组件，并且同样地，第二组件可被称为第一组件。将理解的是，当元件被称为“连接”或“联接”到另一元件时，该元件可直接连接或直接联接到另一元件，或者也可存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。此外，诸如“在…之间”、“紧接在…之间”或“与…相邻”和“与…直接相邻”之类描述组件之间的关系的其它表述可进行类似地解释。本申请中使用的术语仅用于描述特定实施方式，而并不旨在限制本公开。除非上下文另有明确说明，否则本公开中的单数形式也旨在包括复数形式。将进一步理解，诸如“包括”或“具有”等的术语旨在表示在说明书中所公开的特征、数字、操作、动作、组件、部件或其组合的存在，而并非旨在排除可能存在或可能添加一个或更多个其它特征、数字、操作、动作、组件、部件或其组合的可能性。只要未进行不同定义，本文所使用的所有术语包括技术术语或科学术语就具有本公开所属领域的技术人员通常理解的含义。具有字典中所限定的定义的术语应被理解为使得它们具有与相关技术的上下文一致的含义。只要本申请中未明确定义，就不应以理想或过于正式的方式理解术语。在描述这些实施方式时，将省略对本公开所属领域的众所周知的并且与本公开不直接相关的技术的描述。这旨在通过省略不必要的描述来更清楚地公开本公开的主旨。在下文中，将参照附图详细描述本公开的示例性实施方式，以使得本领域技术人员能够容易地实现本公开的技术精神。图1是例示根据本公开的实施方式的存储器系统1000的图。参照图1，存储器系统1000可包括用于存储数据的存储器装置1100和用于控制存储器装置1100的存储器控制器1200。存储器控制器1200可在主机2000的控制下操作。主机2000可通过使用接口协议与存储器系统1000通信。合适的接口协议的示例可包括外围组件快速互连PCI-e或PCIe、高级技术附件ATA、串行ATASATA、并行ATAPATA或串行连接SCSISAS。主机2000与存储器系统1000之间的接口协议不限于上述示例。例如，其它接口协议可包括通用串行总线USB、多媒体卡MMC、增强型小磁盘接口ESDI和集成型驱动电子设备IDE等。存储器装置1100可在存储器控制器1200的控制下操作。存储器装置1100可包括存储器单元阵列未示出，该存储器单元阵列具有在诸如多个存储块之类的存储器区域中组织的多个存储器单元。每个存储块可包括多个页。存储器单元的这种组织仅是各种可能性的示例，并且本发明可不限于这种方式。在一实施方式中，存储器装置1100可以是闪速存储器装置，然而，本发明可不限于这种方式。在操作中，存储器装置1100可通过至少一个通道从存储器控制器1200接收命令CMD和地址ADD，并且可访问由地址ADD选择的存储器单元阵列的一个或更多个区域。也就是说，存储器装置1100可对由地址ADD选择的一个或更多个存储器区域执行与命令CMD对应的内部操作。存储器装置1100可包括振荡器100和内部电路200。振荡器100可产生并输出具有一定周期的时钟信号CLK。内部电路200可响应于从振荡器100接收的时钟信号CLK以及从存储器控制器1200接收的命令CMD、地址ADD和数据DATA而执行内部操作。内部电路200可包括存储器单元阵列未示出和用于对存储器单元阵列执行诸如编程操作、读取操作和擦除操作之类的操作的外围电路未示出。存储器控制器1200可控制存储器系统1000的操作。存储器控制器1200可控制主机2000与存储器装置1100之间的数据交换。例如，存储器控制器1200可响应于从主机2000接收的请求而控制存储器装置1100以编程数据、读取数据或擦除已编程的数据。例如，存储器控制器1200可响应于从主机2000接收的请求而输出与要对存储器装置1100执行的操作对应的命令CMD、地址ADD和数据DATA。存储器控制器1200可接收数据DATA并将接收到的数据DATA输出到主机2000。在所描述的图1的实施方式中，振荡器100被包括在存储器装置1100中。然而，注意这仅是示例性配置，因此，本公开不限于这种方式。例如，在其它实施方式中，振荡器100可被包括在存储器控制器1200中。图2是例示根据本公开的实施方式的振荡器例如，图1中示出的振荡器100的电路图。参照图2，振荡器100可包括多个反相器，例如，反相器IV1至IV5。在图2中，示出了振荡器100包括五个反相器IV1至IV5即，奇数个反相器的情况。然而，注意这是作为示例示出的，并且反相器的数目不限于五个或仅奇数个。振荡器100可以是其中反相器IV1至IV5以链式结构联接的环形振荡器。也就是说，反相器IV1至IV5可依次联接，并且最后一级反相器IV5的输出信号可被引导为第一级反相器IV1的输入信号。最后一级反相器IV5即，末级反相器IV5的输出信号可被引导为时钟信号CLK。最后一级反相器IV5的输出信号可被反馈为第一级反相器IV1的输入信号。反相器IV1至IV5中的每一个可通过接收施加于其的电源电压VDD和接地电压VSS来驱动。反相器IV1至IV5中的每一个可使输入信号反相并且将输入信号的反相信号输出。通过该过程，最后一级反相器IV5可产生并输出具有一定周期的时钟信号CLK。可根据反相器IV1至IV5中的每一个的RC延迟值来调整时钟信号CLK的周期。图3是例示根据本公开的实施方式的反相器例如，图2中示出的反相器IV1的电路图。图2中所示的反相器IV1至IV5可具有彼此相同或相似的结构，因此，作为示例，将仅详细描述第一反相器IV1。参照图3，第一反相器IV1可包括信号输出单元110、第一输入信号控制单元120和第二输入信号控制单元130。信号输出单元110响应于通过第一输入信号控制单元120和第二输入信号控制单元130接收的输入信号Vin而产生并输出输出信号Vout。信号输出单元110包括串联联接在用于电源电压VDD的端子与用于接地供应电压VSS的端子之间的第一PMOS晶体管PMOS1和第一NMOS晶体管NMOS1。第一PMOS晶体管PMOS1响应于通过第一输入信号控制单元120接收到的输入信号Vin，可将电源电压VDD施加到输出节点ND或者可中断电源电压VDD到输出节点ND的施加。第一NMOS晶体管NMOS1响应于通过第二输入信号控制单元130接收到的输入信号Vin，可将接地电压VSS施加到输出节点ND或者可中断接地电压VSS到输出节点ND的施加。信号输出单元110还可包括联接在输出节点ND与用于接地电压VSS的端子之间的电容器C。第一输入信号控制单元120可接收输入信号Vin并将输入信号Vin发送到信号输出单元110。第一输入信号控制单元120可响应于输出节点ND的电位电平而调整输入信号Vin的延迟时间并将调整后的输入信号Vin发送到信号输出单元110。第一输入信号控制单元120可包括电阻器R1和第二NMOS晶体管NMOS2，电阻器R1和第二NMOS晶体管NMOS2并联联接在与第一PMOS晶体管PMOS1的栅极联接的节点NB和接收输入信号Vin的节点NA之间。第二NMOS晶体管NMOS2的栅极联接到输出节点ND。当输出节点ND的电位电平具有第一逻辑电平即，电源电压VDD的电平时，第一输入信号控制单元120可通过第二NMOS晶体管NMOS2将输入信号Vin延迟第一延迟时间并且将经延迟的输入信号Vin输出到信号输出单元110①。当输出节点ND的电位电平具有第二逻辑电平即，接地电压VSS的电平时，第一输入信号控制单元120可通过电阻器R1将输入信号Vin延迟第二延迟时间并且将经延迟的输入信号Vin发送到信号输出单元110②。第一延迟时间优选地小于第二延迟时间。第二输入信号控制单元130接收输入信号Vin并将输入信号Vin发送到信号输出单元110。第二输入信号控制单元130可响应于输出节点ND的电位电平而调整输入信号Vin的延迟时间并将调整后的输入信号Vin发送到信号输出单元110。第二输入信号控制单元130可包括电阻器R2和第二PMOS晶体管PMOS2，电阻器R2和第二PMOS晶体管PMOS2并联联接在与第一NMOS晶体管NMOS1的栅极联接的节点NC和接收输入信号Vin的节点NA之间。第二PMOS晶体管PMOS2的栅极可联接到输出节点ND。当输出节点ND的电位电平具有第一逻辑电平即，电源电压VDD的电平时，第二输入信号控制单元130可通过电阻器R2将输入信号Vin延迟第三延迟时间并将经延迟的输入信号发送到信号输出单元110③。当输出节点ND的电位电平具有第二逻辑电平即，接地电压VSS的电平时，第二输入信号控制单元130可通过第二PMOS晶体管PMOS2将输入信号Vin延迟第四延迟时间并将经延迟的输入信号Vin发送到信号输出单元110④。第三延迟时间优选地大于第一延迟时间和第四延迟时间。另外，第四延迟时间优选地小于第二延迟时间。现在将上述反相器IV1的操作描述如下。在反相器IV1中，假定并描述了输入信号Vin在初始设置中具有第二逻辑电平即，接地电压VSS的电平的情况。因此，在操作中，第一输入信号控制单元120和第二输入信号控制单元130可接收具有第二逻辑电平即，接地电压VSS的电平的输入信号Vin，并且因此可将输入信号Vin输出到信号输出单元110。信号输出单元110的第一PMOS晶体管PMOS1可响应于具有第二逻辑电平即，接地电压VSS的电平的输入信号Vin而导通，而信号输出单元110的第一NMOS晶体管NMOS1可响应于具有第二逻辑电平即，接地电压VSS的电平的输入信号Vin而截止。因此，输出节点ND的电位电平可被初始设置为第一逻辑电平即，电源电压VDD的电平。输入信号Vin的电平可从第二逻辑电平即，接地电压VSS的电平移位到第一逻辑电平即，电源电压VDD的电平。第一输入信号控制单元120的第二NMOS晶体管NMOS2响应于具有第一逻辑电平即，电源电压VDD的电平的输出节点ND的电位电平而导通。第一输入信号控制单元120通过第二NMOS晶体管NMOS2将输入信号Vin延迟第一延迟时间并将经延迟的输入信号Vin输出到信号输出单元110。信号输出单元110的第一PMOS晶体管PMOS1响应于通过第一输入信号控制单元120接收到的输入信号Vin而截止。第二输入信号控制单元130的第二PMOS晶体管PMOS2响应于具有第一逻辑电平即，电源电压VDD的电平的输出节点ND的电位电平而截止。第二输入信号控制单元130可通过电阻器R2将输入信号Vin延迟第三延迟时间并将经延迟的输入信号Vin发送到信号输出单元110。信号输出单元110的第一NMOS晶体管NMOS1响应于通过第二输入信号控制单元130接收到的输入信号Vin而导通。因此，输出节点ND可输出具有第二逻辑电平即，接地电压VSS的电平的输出信号Vout。第一输入信号控制单元120可将输入信号Vin延迟第一延迟时间并且将经延迟的输入信号Vin发送到信号输出单元110。第二输入信号控制单元130可将输入信号Vin延迟了比第一延迟时间长的第三延迟时间，并且将经延迟的输入信号Vin发送到信号输出单元110。因此，在信号输出单元110的第一PMOS晶体管PMOS1响应于通过第一输入信号控制单元120接收到的输入信号Vin而截止之后，信号输出单元110的第一NMOS晶体管NMOS1响应于通过第二输入信号控制单元130接收到的输入信号Vin而导通。因此，由于避免了第一PMOS晶体管PMOS1和第一NMOS晶体管NMOS1一起导通的时段，所以可防止当通过第一PMOS晶体管PMOS1供应的电源电压VDD通过第一NMOS晶体管NMOS1转变为接地电压VSS时发生不必要的电流消耗。输入信号Vin的电平可从第一逻辑电平即，电源电压VDD的电平移位到第二逻辑电平即，接地电压VSS的电平。第一输入信号控制单元120的第二NMOS晶体管NMOS2响应于具有第二逻辑电平即，接地电压VSS的电平的输出节点ND的电位电平而截止。第一输入信号控制单元120可通过电阻器R1将输入信号Vin延迟第二延迟时间并将经延迟的输入信号Vin发送到信号输出单元110。信号输出单元110的第一PMOS晶体管PMOS1响应于通过第一输入信号控制单元120接收到的输入信号Vin而导通。第二输入信号控制单元130的第二PMOS晶体管PMOS2响应于具有第二逻辑电平即，接地电压VSS的电平的输出节点ND的电位电平而导通。第二输入信号控制单元130可通过第二PMOS晶体管PMOS2将输入信号Vin延迟第四延迟时间并将经延迟的输入信号Vin发送到信号输出单元110。信号输出单元110的第一NMOS晶体管NMOS1响应于通过第二输入信号控制单元130接收到的输入信号Vin而截止。因此，输出节点ND可输出具有第一逻辑电平即，电源电压VDD的电平的输出信号Vout。第一输入信号控制单元120可将输入信号Vin延迟第二延迟时间并将经延迟的输入信号Vin发送到信号输出单元110。第二输入信号控制单元130可将输入信号Vin延迟了比第二延迟时间短的第四延迟时间并且将经延迟的输入信号Vin发送到信号输出单元110。因此，在信号输出单元110的第一NMOS晶体管NMOS1响应于通过第二输入信号控制单元130接收到的输入信号Vin而截止之后，信号输出单元110的第一PMOS晶体管PMOS1响应于通过第一输入信号控制单元120接收到的输入信号Vin而导通。因此，由于避免了第一PMOS晶体管PMOS1和第一NMOS晶体管NMOS1一起导通的时段，所以可防止当通过第一PMOS晶体管PMOS1提供的电源电压VDD通过第一NMOS晶体管NMOS1转变为接地电压VSS时发生不必要的电流消耗。图4是例示根据本公开的另一实施方式的振荡器100的电路图。参照图4，振荡器100可包括振荡单元210、电源电压供应单元220、接地电压供应单元230和偏置单元240。振荡单元210可被设计为具有与图2中所示的振荡器相同的结构。振荡单元210可包括多个反相器，例如，反相器IV11至IV15。在图4中示出了振荡单元210包括作为奇数个反相器的五个反相器IV11至IV15的情况。在振荡单元210中，反相器IV11至IV15以链式结构联接。也就是说，反相器IV11至IV15可依次联接，并且最后一级反相器IV15的输出信号可被引导为第一级反相器IV11的输入信号。最后一级反相器IV15的输出信号可被输出为时钟信号CLK。反相器IV11至IV15中的每一个可通过节点NF被提供以电源电压VDD，并且可通过节点NG被提供以接地电压VSS。电源电压供应单元220可联接在用于电源电压VDD的端子与振荡单元210的节点NF之间。电源电压供应单元220可响应于驱动信号Drive而将电源电压VDD提供给振荡单元210。电源电压供应单元220可利用PMOS晶体管PM2来实现。接地电压供应单元230可联接在节点NG与用于接地供应电压VSS的端子之间。接地电压供应单元230可响应于从偏置单元240提供的偏置电压而将接地电压VSS提供给振荡单元210。接地电压供应单元230可利用NMOS晶体管NM2来实现。偏置单元240可响应于驱动信号Drive而将偏置电压施加到接地电压供应单元230。偏置单元240可根据驱动信号Drive的电位电平调整偏置电压的电位电平，并向接地电压供应单元230提供调整后的偏置电压。偏置单元240可包括串联联接在用于电源电压VDD的端子与用于接地电压VSS的端子之间的PMOS晶体管PM1、第一电阻器R11和第二电阻器R12以及NMOS晶体管NM1。NMOS晶体管NM1的栅极可联接到第一电阻器R11与第二电阻器R12之间的节点NE。也就是说，NMOS晶体管NM1可具有二极管联接结构。偏置单元240可响应于驱动信号Drive而在节点NE处输出偏置电压。偏置电压可通过根据PMOS晶体管PM1和电阻器R11的总电阻值与电阻器R12和NMOS晶体管NM1的总电阻值之比划分电源电压VDD来确定。在振荡器100中，可根据施加到偏置单元240的驱动信号Drive的电位电平来调整施加到接地电压供应单元230的偏置电压的电位电平。因此，可根据驱动信号Drive的电位电平来调整从振荡单元210流到用于接地电压VSS的端子的电流。另外，电源电压供应单元220可调整与施加到振荡单元210的电源电压VDD对应的电流。因此，可通过调整驱动信号Drive的电位电平来调整与施加到振荡单元210的电源电压VDD对应的电流和从振荡单元210流到接地电压VSS的电流，从而可调整振荡单元210中所包括的反相器IV11至IV15的RC延迟值。因此，振荡器100可通过调整驱动信号Drive的电位电平来调整时钟信号CLK的周期。此外，包括在振荡单元210中的反相器IV11至IV15可如图3所示来设计，从而防止发生不必要的电流消耗。图5是例示根据本公开的实施方式的存储器系统30000的图。参照图5，存储器系统30000可被实现为蜂窝电话、智能电话、平板PC、个人数字助理PDA或无线通信装置。存储器系统30000可包括存储器装置1100和用于控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可在处理器3100的控制下控制存储器装置1100的例如编程操作、擦除操作、读取操作等的数据访问操作。在存储器装置1100中编程的数据可在存储器控制器1200的控制下通过显示器3200被引导为输出。无线电收发器3300可通过天线ANT发送和或接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收到的无线电信号转换为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300接收到的信号输出，并将处理后的信号发送到存储器控制器1200或显示器3200。存储器控制器1200可将由处理器3100处理后的信号发送到存储器装置1100。另外，无线电收发器3300可将从处理器3100接收到的信号输出转换为无线电信号，并且通过天线ANT将转换后的无线电信号输出到外部装置未示出。输入装置3400可输入用于控制处理器3100的操作的控制信号或要由处理器3100处理的数据。输入装置3400可被实现为诸如触摸板、计算机鼠标、小键盘、键盘等的定点装置。处理器3100可控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据可被引导至显示器3200。在一些实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可被实现为处理器3100的一部分。在其它实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可被实现为与处理器3100分离的芯片。另外，存储器控制器1200可利用图1中所示的存储器控制器来实现，并且存储器装置1100可利用图1所示的存储器装置来实现。图6是例示根据本公开的实施方式的存储器系统40000的图。参照图6，存储器系统40000可被实现为个人计算机PC、平板PC、上网本、电子阅读器、个人数字助理PDA、便携式多媒体播放器PMP、MP3播放器或MP4播放器。存储器系统40000可包括存储器装置1100和能够控制存储器装置1100的数据处理操作的存储器控制器1200。处理器4100可根据通过输入装置4200接收到的数据输入将存储在存储器装置1100中的数据输出到显示器4300。例如，输入装置4200可被实现为诸如触摸板、计算机鼠标、小键盘、键盘等的定点装置。处理器4100可控制存储器系统40000的操作。处理器4100可控制存储器控制器1200的操作。在一些实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可被实现为处理器4100的一部分。在其它实施方式中，存储器控制器1200可被实现为与处理器4100分离的芯片。另外，存储器控制器1200可利用图1所示的存储器控制器来实现。存储器装置1100可利用图1所示的存储器装置来实现。图7是例示根据本公开的实施方式的存储器系统50000的图。参照图7，存储器系统50000可被实现为图像处理装置，例如，数码相机、附接有数码相机的移动终端、附接有数码相机的智能电话或附接有数码相机的平板个人计算机PC。存储器系统50000可包括存储器装置1100和能够控制存储器装置1100的数据处理操作例如，编程操作、擦除操作或读取操作的存储器控制器1200。此外，存储器系统50000可包括处理器5100、图像传感器5200和显示器5300。图像传感器5200可将光学图像转换为数字信号，并且可将转换后的数字信号发送到处理器5100或存储器控制器1200。在处理器5100的控制下，转换后的数字信号可作为输出被引导至显示器5300，或者通过存储器控制器1200存储在存储器装置1100中。另外，存储在存储器装置1100中的数据可在处理器5100或存储器控制器1200的控制下作为输出被引导至显示器5300。在一些实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可被实现为处理器5100的一部分。在其它实施方式中，存储器控制器1200可被实现为与处理器5100分离的芯片。另外，存储器控制器1200可利用图1所示的存储器控制器实现。存储器装置1100可利用图1所示的存储器装置来实现。图8是例示根据本公开的实施方式的存储器系统70000的图。参照图8，存储器系统70000可被实现为存储卡或智能卡。存储器系统70000可包括存储器装置1100、存储器控制器1200和卡接口7100。存储器控制器1200可控制存储器装置1100与卡接口7100之间的数据交换。在一些实施方式中，卡接口7100可以是安全数字SD卡接口或多媒体卡MMC接口，但是本公开不限于此。卡接口7100可根据主机60000的协议对主机60000与存储器控制器1200之间的数据交换进行接口连接。在一些实施方式中，卡接口7100可支持通用串行总线USB协议和芯片间IC-USB协议。卡接口7100可包括能够支持由主机60000使用的协议的硬件、嵌入在硬件中的软件或信号传输方案。当存储器系统70000联接到诸如个人计算机PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或者数字机顶盒之类的主机60000的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和存储器控制器1200执行与存储器装置1100的数据通信。此外，存储器控制器1200可利用图1所示的存储器控制器实现。存储器装置1100可利用图1所示的存储器装置实现。根据本公开，可减少包括在振荡器中的多个反相器的电流消耗。本文已公开了示例实施方式，尽管采用了特定术语，但这些术语被使用并且将仅在一般和描述性意义上解释，而不是为了限制的目的。在一些情况下，对于在提交本申请时的本领域普通技术人员而言将显而易见的是，除非另外具体地指示，否则结合特定实施方式描述的特征、特性和或元件可单独地使用或者与结合其它实施方式描述的特征、特性和或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求书中所阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。相关申请的交叉引用本申请要求于2018年3月12日提交的韩国专利申请No.10-2018-0028760的优先权，该韩国专利申请通过引用全部并入本文中。

权利要求：1.一种振荡器，该振荡器包括依次联接的奇数个反相器，在这奇数个反相器中，最后一级反相器的输出信号被反馈为第一级反相器的输入信号，其中，所述反相器中的每一个包括：第一输入信号控制单元，所述第一输入信号控制单元被配置为将所述反相器中的每一个的输入信号延迟第一延迟时间或第二延迟时间，并输出第一延迟输入信号；第二输入信号控制单元，所述第二输入信号控制单元被配置为将所述输入信号延迟第三延迟时间或第四延迟时间，并输出第二延迟输入信号；以及信号输出单元，所述信号输出单元被配置为响应于所述第一延迟输入信号和所述第二延迟输入信号而产生输出信号。2.根据权利要求1所述的振荡器，其中，所述第二延迟时间大于所述第一延迟时间，并且所述第三延迟时间大于所述第四延迟时间。3.根据权利要求2所述的振荡器，其中，所述第三延迟时间大于所述第一延迟时间，并且所述第二延迟时间大于所述第四延迟时间。4.根据权利要求3所述的振荡器，其中，所述信号输出单元包括联接在用于电源电压的端子与输出节点之间的第一PMOS晶体管以及联接在所述输出节点与用于接地电压的端子之间的第一NMOS晶体管，所述输出信号被输出至所述输出节点，其中，所述第一PMOS晶体管响应于所述第一延迟输入信号而导通或截止，并且所述第一NMOS晶体管响应于所述第二延迟输入信号而导通或截止。5.根据权利要求4所述的振荡器，其中，在所述第一PMOS晶体管响应于具有所述第一延迟时间的所述第一延迟输入信号而截止之后，所述第一NMOS晶体管响应于具有所述第三延迟时间的所述第二延迟输入信号而导通。6.根据权利要求4所述的振荡器，其中，在所述第一NMOS晶体管响应于具有所述第四延迟时间的所述第二延迟输入信号而截止之后，所述第一PMOS晶体管响应于具有所述第二延迟时间的所述第一延迟输入信号而导通。7.根据权利要求4所述的振荡器，其中，所述第一输入信号控制单元包括电阻器和第二NMOS晶体管，所述电阻器和所述第二NMOS晶体管并联联接在所述第一PMOS晶体管的栅极与所述输入信号被输入的节点之间。8.根据权利要求7所述的振荡器，其中，响应于所述输出信号，所述电阻器将所述输入信号延迟所述第二延迟时间，并且所述第二NMOS晶体管将所述输入信号延迟所述第一延迟时间。9.根据权利要求4所述的振荡器，其中，所述第二输入信号控制单元包括电阻器和第二PMOS晶体管，所述电阻器和所述第二PMOS晶体管并联联接在所述输入信号被输入的节点与所述第一NMOS晶体管的栅极之间。10.根据权利要求9所述的振荡器，其中，响应于所述输出信号，所述电阻器将所述输入信号延迟所述第三延迟时间，并且所述第二PMOS晶体管将所述输入信号延迟所述第四延迟时间。11.一种振荡器，该振荡器包括：振荡单元，所述振荡单元包括依次联接的奇数个反相器，其中，所述反相器当中的最后一级反相器的输出信号被反馈为所述反相器当中的第一级反相器的输入信号；电源电压供应单元，所述电源电压供应单元被配置为响应于驱动信号而控制与提供给所述反相器的电源电压对应的电流；偏置单元，所述偏置单元被配置为响应于所述驱动信号而产生并输出偏置电压；以及接地电压供应单元，所述接地电压供应单元被配置为响应于所述偏置电压而控制与提供给所述反相器的接地电压对应的电流，其中，所述反相器中的每一个包括：第一输入信号控制单元，所述第一输入信号控制单元被配置为将输入信号延迟第一延迟时间或第二延迟时间，并输出第一延迟输入信号；第二输入信号控制单元，所述第二输入信号控制单元被配置为将所述输入信号延迟第三延迟时间或第四延迟时间，并输出第二延迟输入信号；以及信号输出单元，所述信号输出单元被配置为响应于所述第一延迟输入信号和所述第二延迟输入信号而产生输出信号。12.根据权利要求11所述的振荡器，其中，所述第二延迟时间大于所述第一延迟时间，所述第三延迟时间大于所述第四延迟时间，所述第三延迟时间大于所述第一延迟时间，并且所述第二延迟时间大于所述第四延迟时间。13.根据权利要求12所述的振荡器，其中，所述信号输出单元包括联接在用于电源电压的端子与输出节点之间的PMOS晶体管以及联接在所述输出节点与用于接地电压的端子之间的NMOS晶体管，所述输出信号被输出至所述输出节点，其中，所述PMOS晶体管响应于所述第一延迟输入信号而导通或截止，并且所述NMOS晶体管响应于所述第二延迟输入信号而导通或截止。14.根据权利要求13所述的振荡器，其中，在所述PMOS晶体管响应于具有所述第一延迟时间的所述第一延迟输入信号而截止之后，所述NMOS晶体管响应于具有所述第三延迟时间的所述第二延迟输入信号而导通，并且其中，在所述NMOS晶体管响应于具有所述第四延迟时间的所述第二延迟输入信号而截止之后，所述PMOS晶体管响应于具有所述第二延迟时间的所述第一延迟输入信号而导通。15.一种存储器系统，该存储器系统包括：存储器控制器，所述存储器控制器被配置为响应于来自主机的请求而产生并输出命令；振荡器，所述振荡器包括依次联接的奇数个反相器，其中，所述反相器当中的最后一级反相器的输出信号被输出为时钟信号，并且所述时钟信号被反馈为所述反相器当中的第一级反相器的输入信号；以及存储器装置，所述存储器装置被配置为响应于所述时钟信号和所述命令而执行内部操作，其中，所述反相器中的每一个包括：第一输入信号控制单元，所述第一输入信号控制单元被配置为将所述反相器中的每一个的输入信号延迟第一延迟时间或第二延迟时间，并输出第一延迟输入信号；第二输入信号控制单元，所述第二输入信号控制单元被配置为将所述输入信号延迟第三延迟时间或第四延迟时间，并输出第二延迟输入信号；以及信号输出单元，所述信号输出单元被配置为响应于所述第一延迟输入信号和所述第二延迟输入信号而产生输出信号。16.根据权利要求15所述的存储器系统，其中，所述第二延迟时间大于所述第一延迟时间，所述第三延迟时间大于所述第四延迟时间，所述第三延迟时间大于所述第一延迟时间，并且所述第二延迟时间大于所述第四延迟时间。17.根据权利要求16所述的存储器系统，其中，所述信号输出单元包括联接在被施加有电源电压的端子与输出节点之间的PMOS晶体管以及联接在所述输出节点与用于接地电压的端子之间的NMOS晶体管，所述输出信号被输出至所述输出节点，其中，所述PMOS晶体管响应于所述第一延迟输入信号而导通或截止，并且所述NMOS晶体管响应于所述第二延迟输入信号而导通或截止。18.根据权利要求17所述的存储器系统，其中，在所述PMOS晶体管响应于具有所述第一延迟时间的所述第一延迟输入信号而截止之后，所述NMOS晶体管响应于具有所述第三延迟时间的所述第二延迟输入信号而导通，并且其中，在所述NMOS晶体管响应于具有所述第四延迟时间的所述第二延迟输入信号而截止之后，所述PMOS晶体管响应于具有所述第二延迟时间的所述第一延迟输入信号而导通。

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