申请/专利权人:合肥奎芯集成电路设计有限公司;上海奎芯集成电路设计有限公司
申请日:2022-11-18
公开(公告)日:2023-03-17
公开(公告)号:CN115664389B
主分类号:H03K5/04
分类号:H03K5/04;H03K5/1534
优先权:
专利状态码:有效-授权
法律状态:2023.03.17#授权;2023.02.17#实质审查的生效;2023.01.31#公开
摘要:本发明提供一种时钟信号占空比自适应调整电路和调整方法,其中电路包括:由多个PMOS晶体管和NMOS晶体管组成的上拉下拉网络,用于对输入的时钟信号进行占空比调整;上升时间检测器,用于检测调整后的时钟信号的上升时间;下降时间检测器,用于检测调整后的时钟信号的下降时间;第一比较器,用于对比上升时间和下降时间;驱动控制模块,用于在上升时间和下降时间不相等时,根据上升时间和下降时间生成各个PMOS晶体管和NMOS晶体管对应的驱动控制信号,并控制相应晶体管的开闭状态。本发明调整方向明确,能够实现高效的占空比调整,并且上述调整方式可以拉平时钟信号的上升时间和下降时间,可适用于双沿工作的电路中。
主权项:1.一种时钟信号占空比自适应调整电路,其特征在于,包括:由多个PMOS晶体管和NMOS晶体管组成的上拉下拉网络,用于对输入的时钟信号进行占空比调整;上升时间检测器,用于检测调整后的时钟信号的上升时间;下降时间检测器,用于检测调整后的时钟信号的下降时间;第一比较器,用于对比所述上升时间和所述下降时间;驱动控制模块,用于在所述上升时间和所述下降时间不相等时,根据所述上升时间和所述下降时间生成各个PMOS晶体管和NMOS晶体管对应的驱动控制信号,并控制相应晶体管的开闭状态;所述上拉下拉网络的输出端与所述上升时间检测器和所述下降时间检测器的输入端相连,所述上升时间检测器和所述下降时间检测器的输出端与所述第一比较器的两个输入端相连,所述第一比较器的输出端与所述驱动控制模块的输入端相连,所述驱动控制模块的输出端与各PMOS晶体管和各NMOS晶体管的栅极相连;所述上升时间检测器包括:上升时间检测电路和第一积分电路;其中,所述上升时间检测电路包括:第一延迟电路、第二比较器、第三比较器、第一异或门,和第一与门;所述上拉下拉网络的输出端与所述第一延迟电路的输入端以及所述第一与门的一个输入端相连;所述第一延迟电路的输出端与所述第二比较器和所述第三比较器的同相输入端相连,所述第二比较器的反相输入端与提供第一参考电压的电源相连,所述第三比较器的反相输入端与提供第二参考电压的电源相连,所述第一参考电压大于所述第二参考电压;所述第二比较器和所述第三比较器的输出端与所述第一异或门的两个输入端相连,所述第一异或门的输出端与所述第一与门的另一输入端相连;所述第一与门的输出端与所述第一积分电路的输入端相连。
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权利要求:
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