申请/专利权人：航天科工防御技术研究试验中心

申请日：2023-01-10

公开（公告）日：2023-05-26

公开（公告）号：CN116165524A

主分类号：G01R31/3183

分类号：G01R31/3183;H03K5/125

优先权：

专利状态码：在审-实质审查的生效

法律状态：2023.06.13#实质审查的生效;2023.05.26#公开

摘要：本申请提供一种用于数字逻辑器件的测试方法及测试系统。基于测试得到的四个延迟时间获得边沿上升时间和边沿下降时间，实现数字逻辑器件的边沿上升时间和边沿下降时间的自动化测试。本申请的方案，提高了测试效率，降低了测试成本，并且通用性强，易于移植。

主权项：1.一种用于数字逻辑器件的测试方法，其特征在于，包括：测试数字逻辑器件的第一延迟时间、第二延迟时间、第三延迟时间和第四延迟时间；根据所述第一延迟时间和所述第二延迟时间计算得到边沿上升时间；根据所述第三延迟时间和所述第四延迟时间计算得到边沿下降时间；将所述边沿上升时间和所述边沿下降时间保存并输出；其中，所述第一延迟时间为数字逻辑器件的输出信号边沿从0％上升到10％的延迟时间；所述第二延迟时间为数字逻辑器件的输出信号边沿从0％上升到90％的延迟时间；所述第三延迟时间为数字逻辑器件的输出信号边沿从100％下降到90％的延迟时间；所述第四延迟时间为数字逻辑器件的输出信号边沿从100％下降到10％的延迟时间。

全文数据：

权利要求：

百度查询： 航天科工防御技术研究试验中心 用于数字逻辑器件的测试方法及测试系统

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