申请/专利权人：瑞萨电子株式会社

申请日：2017-08-23

公开（公告）日：2023-05-26

公开（公告）号：CN108231561B

主分类号：H01L21/28

分类号：H01L21/28;H01L21/336;H10B43/30;H01L29/792

优先权：["20161222 JP 2016-249185"]

专利状态码：有效-授权

法律状态：2023.05.26#授权;2020.01.03#实质审查的生效;2018.06.29#公开

摘要：本发明涉及半导体装置的制造方法和半导体装置，提高半导体装置的制造成品率。形成虚设控制栅电极DG和存储器栅电极MG，以覆盖它们的方式形成层间绝缘膜IL1后，研磨层间绝缘膜IL1使虚设控制栅电极DG和存储器栅电极MG露出。之后，通过蚀刻去除虚设控制栅电极DG后，在作为去除了虚设控制栅电极DG的区域的槽内形成控制栅电极。虚设控制栅电极DG由非掺杂或n型的硅膜构成，存储器栅电极MG由p型的硅膜构成。在去除虚设控制栅电极DG的工序中，在虚设控制栅电极DG和存储器栅电极MG露出的状态下，在存储器栅电极MG比虚设控制栅电极DG不易被蚀刻的条件下进行蚀刻，去除虚设控制栅电极DG。

主权项：1.一种半导体装置的制造方法，该半导体装置具备非易失性存储器的存储器单元，所述半导体装置的制造方法具有：a准备半导体基板的工序；b在所述半导体基板上隔着第一绝缘膜形成具有虚设栅电极和所述虚设栅电极上的第一盖绝缘膜的第一层叠体的工序；c在所述b工序之后，以与所述第一层叠体隔着在内部具有电荷蓄积部的第二绝缘膜相邻的方式，在所述半导体基板上隔着所述第二绝缘膜形成具有所述存储器单元用的第一栅电极和所述第一栅电极上的第二盖绝缘膜的第二层叠体的工序；d以覆盖所述第一层叠体以及所述第二层叠体的方式形成第一层间绝缘膜的工序；e研磨所述第一层间绝缘膜、所述第一盖绝缘膜以及所述第二盖绝缘膜，使所述虚设栅电极及所述第一栅电极露出的工序；f在所述e工序之后，通过蚀刻去除所述虚设栅电极的工序；以及g在第一槽内形成所述存储器单元用的第二栅电极的工序，所述第一槽是在所述f工序中被去除了所述虚设栅电极的区域，所述虚设栅电极由非掺杂或者n型的硅膜构成，所述第一栅电极由p型的硅膜构成，在所述f工序中，在所述虚设栅电极和所述第一栅电极露出的状态下，在所述第一栅电极比所述虚设栅电极不易被蚀刻的条件下进行蚀刻，去除所述虚设栅电极。

全文数据：半导体装置的制造方法和半导体装置技术领域[0001]本发明涉及半导体装置的制造方法和半导体装置，例如，可适用于具备非易失性存储器的半导体装置的制造方法和半导体装置。背景技术[0002]作为可电写入删除的非易失性半导体存储装置，广泛使用EEPR0MElectricallyErasableandProgrammableReadOnlyMemory，电可擦除可编程只读存储器）。以当前广泛使用的闪存存储器为代表的这些存储装置在MISFET的栅电极下，具有用氧化膜包围的导电性的浮栅电极或者陷阱性绝缘膜，将浮栅极或者陷阱性绝缘膜中的电荷蓄积状态作为存储信息，将其作为晶体管的阈值读出。该陷阱性绝缘膜是指能够蓄积电荷的绝缘膜，作为一个例子，可以举出氮化硅膜等。通过这样向电荷蓄积区域注入放出电荷，使MISFET的阈值偏移而作为存储元件动作。作为该闪存存储器，有使用MONOSMetal-Oxide-Nitride-Oxide-Semiconductor，金属氧化氮氧化半导体膜的分栅型单元。[0003]另外，作为动作速度快、且能够实现泄漏电流及功耗的降低以及微细化的场效应晶体管，已知鳍型的晶体管FINFET:FinFieldEffectTransistor。鳍型的晶体管是例如具有向基板上突出的板状壁状）的半导体层的图案而作为沟道层，具有以跨越该图案上的方式形成的栅电极的半导体元件。[0004]在日本特开2006-41354号公报专利文献1、日本特开2015-162621号公报（专利文献2以及美国专利第85：36007号说明书（专利文献3中，记载有与非易失性半导体存储装置有关的技术。[0005]现有技术文献[0006]专利文献1:日本特开2006-41354号公报[0007]专利文献2:日本特开2015-162621号公报[0008]专利文献3:美国专利第8536007号说明书发明内容[0009]在具有非易失性存储器的半导体装置中，期望降低半导体装置的制造成本。或者，期望提高半导体装置的可靠性。或者，期望降低半导体装置的制造成本、并且、提高半导体装置的可靠性。[0010]其它课题和新的特征根据本说明书的记述以及附图将变得更加明确。[0011]根据一个实施方式，半导体装置的制造方法具有:在半导体基板上隔着第一绝缘膜形成虚设栅电极的工序；以与所述虚设栅电极相邻的方式，在所述半导体基板上，隔着在内部具有电荷蓄积部的第二绝缘膜，形成非易失性存储器的存储器单元用的第一栅电极的工序。半导体装置的制造方法还具有：以覆盖所述虚设栅电极及所述第一栅电极的方式形成第一层间绝缘膜的工序;研磨所述第一层间绝缘膜而使所述虚设栅电极及所述第一栅电极露出的工序；以及通过蚀刻去除所述虚设栅电极的工序。半导体装置的制造方法还具有在作为被去除了所述虚设栅电极的区域的第一槽内形成所述存储器单元用的第二栅电极的工序。所述虚设栅电极由非掺杂或者n型的硅膜构成，所述第一栅电极由口型的硅膜构成，在去除所述虚设栅电极的工序中，在所述虚设栅电极和所述第一栅电极露出的状态下，在所述第一栅电极比所述虚设栅电极不易被蚀刻的条件下进行蚀刻，去除所述虚设栅电极。[0012]根据一个实施方式，能够降低半导体装置的制造成本。或者，能够提高半导体装置的可靠性。或者，能够降低半导体装置的制造成本、并且、提高半导体装置的可靠性。附图说明[0013]图1是一个实施方式的半导体装置的主要部分俯视图。[0014]图2是一个实施方式的半导体装置的主要部分立体图。[0015]图3是一个实施方式的半导体装置的主要部分剖面图。[0016]图4是一个实施方式的半导体装置的主要部分剖面图。[0017]图5是一个实施方式的半导体装置的主要部分剖面图。[0018]图6是一个实施方式的半导体装置的制造工序中的主要部分剖面图。[0019]图7是接着图6的半导体装置的制造工序中的主要部分剖面图。[0020]图8是接着图7的半导体装置的制造工序中的主要部分剖面图。[0021]图9是接着图8的半导体装置的制造工序中的主要部分剖面图。[0022]图1〇是接着图9的半导体装置的制造工序中的主要部分剖面图。[0023]图11是接着图10的半导体装置的制造工序中的主要部分剖面图。[0024]图12是接着图11的半导体装置的制造工序中的主要部分剖面图:[0025]图I3是接着图I2的半导体装置的制造工序中的主要部分剖面图。[0026]图14是接着图I3的半导体装置的制造工序中的主要部分剖面图:[0027]图15是接着图14的半导体装置的制造工序中的主要部分剖面图。[0028]图I6是接着图I5的半导体装置的制造工序中的主要部分剖面图:[0029]图17是接着图ie的半导体装置的制造工序中的主要部分剖面图。°[0030]图1S是接着图I7的半导体装置的制造工序中的主要部分剖面图:[0031]图I9是接着图1S的半导体装置的制造工序中的主要部分剖面图。°[0032]图20是接着图I9的半导体装置的制造工序中的主要部分剖面图。°[0033]图21是接着图2〇的半导体装置的制造工序中的主要部分剖面图。[0034]图22是接着图M的半导体装置的制造工序中的主要部分剖面图。°[0035]图23是接着图22的半导体装置的制造工序中的主要部分剖面图。[0036]图对是接着图幻的半导体装置的制造工序中的主要部分剤面图。°[0037]图邪是接着图对的半导体装置的制造工序中的主要部分剖面图。°[0038]图26是接着图25的半导体装置的制造工序中的主要部分剖面图。°[0039]图27是接着图邡的半导体装置的制造工序中的主要部分剖面图。°[0040]图28是接着图27的半导体装置的制造工序中的主要部分面图。[0041]图29是接着图邠的半导体装置的制造工序中的主要部分^面图。°[0042]图3〇是接着图29的半导体装置的制造工序中的主要部分剖面图。[0043]图31是接着图加的半导体装置的制造工序中的主要部分^面图。[0044]图32是接着图31的半导体装置的制造工序中的主要部分剖面图[0045]图33是接着图32的半导体装置的制造工序中的主要部分^面[0046]图34是接着图33的半导体装置的制造工序中的主要部分^面图。[0047]图35是示出各种硅膜的蚀刻速率的图形。B、。1=么^是“删除”以及“读出”时的向选择存储器单元的各部位施加电压的施加条件的一个例子的表。[0049]图抑是研究例的半导体装置的制造工序中的主要部分剖面图。[0050]图38是接着图37的研究例的半导体装置的制造工序中的主要部分[0051]图39是研宄例的半导体装置的制造工序中的主要部分剖面图。n。[0052]图40是接着图39的研究例的半导体装置的制造工序中的主^部分剖面图[0053]图41是研宄例的半导体装置的制造工序中的主要部分剖面图7HA°[0054]图42是其它实施方式的半导体装置的制造工序中的主要部分面图。[0055]图43是接着图42的半导体装置的制造工序中的主要部分剖面图'[0056]图44是接着图43的半导体装置的制造工序中的主要部分剖面^。[0057]图45是接着图44的半导体装置的制造工序中的主要部分剖面图。[0058]图46是接着图45的半导体装置的制造工序中的主要部分剖面图。[0059]图47是接着图46的半导体装置的制造工序中的主要部分剖面图。[0060]图48是接着图47的半导体装置的制造工序中的主要部分剖面图。[0061]图49是接着图48的半导体装置的制造工序中的主要部分剖面图][0062]图5〇是接着图的的半导体装置的制造工序中的主要部分剖面图〕[0063]图51是接着图50的半导体装置的制造工序中的主要部分剖面图:[0064]图52是接着图51的半导体装置的制造工序中的主要部分剖面图。[0065]符号说明）[0066]DG:虚设控制栅电极;IL1:层间绝缘膜;MG:存储器栅电极。具体实施方式[0067]在以下的实施方式中，为了方便说明，在需要时，分割成多个部分或者实施方式来说明，但除了在特别明示了的情况下，它们并非相互无关，而存在一方是另一方的一部分或者全部的变形例、详细说明、补充说明等的关系。另外，在以下的实施方式中，在提及要素的数量等包括个数、数值、量、范围等）的情况下，除了在特别明示了的情况和从原理上明确被限定于特定的数量的情况等下，不限于该特定的数量，也可以在特定的数量以上或以下。进而，在以下的实施方式中，其构成要素（也包括要素步骤等除了在特别明示了的情况和从原理上明确认为是必需的情况等下，不一定是必需的，这自不待言。同样地，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了在特别明示了的情况和从原理上明确认为并非如此的情况等下，包括实质上与其形状等近似或者类似的形状等。这对于上述数值和范围也一样。[0068]以下，根据附图详细说明实施方式。此外，在用于说明实施方式的全部图中，对具有相同功能的部件附加相同符号，省略其重复的说明。另外，在以下的实施方式中，除了特别必要时以外，原则上不重复相同或者同样的部分的说明。[0069]另外，在实施方式中使用的附图中，即使是剖视图，为了容易观察附图，也有时省略阴影线。另外，即使是俯视图，为了容易观察附图，也有时附加阴影线。[0070]实施方式1[0071]〈关于半导体装置的构造〉[0072]本实施方式以及以下的实施方式的半导体装置是具备非易失性存储器非易失性存储元件、闪存存储器、非易失性半导体存储装置）的半导体装置。在本实施方式以及以下的实施方式中，针对非易失性存储器，根据以n沟道型MISFETMISFET:MetalInsulatorSemiconductorFieldEffectTransistor，金属绝缘体半导体场效应晶体管为基本的存储器单元进行说明。另外，本实施方式以及以下的实施方式中的极性写入删除读出时的施加电压的极性、载流子的极性是用于说明以n沟道型MISFET为基本的存储器单元的情况的动作的例子，在以P沟道型MISFET为基本的情况下，通过使施加电位、载流子的导电类型等所有极性反转，能够得到在原理上相同的动作。[0073]参照图1〜图5,说明本实施方式的半导体装置的构造。图1是本实施方式的半导体装置的主要部分俯视图，图2是本实施方式的半导体装置的主要部分立体图，图3〜图5是本实施方式的半导体装置的主要部分剖面图。图1示出按照阵列状形成有多个非易失性存储器的存储器单元的存储器区域存储器单元阵列区域）的一部分。图2示意地示出在存储器单元区域中形成的多个存储器单元中的一个存储器单元的立体图。另外，图3与图1的A-A线的剖面图大致对应，图4与图1的B-B线的剖面图大致对应，图5与图1的C-C线的剖面图大致对应。此外，在上述图3〜图5中，后述的绝缘膜IL3省略图示。[0074]如图1〜图5所示，在半导体装置的存储器区域中，阵列状地配置有多个存储器单元MC。此外，在半导体装置中，将阵列状地配置有多个存储器单元MC的区域平面区域称为存储器区域。[0075]在存储器区域中，在Y方向上等间隔地排列配置有分别在X方向上延伸的多个鳍突出部FA。此外，X方向以及Y方向是沿着半导体基板SB的主面的方向，但X方向和Y方向是相互交叉的方向，更特定而言，是相互正交的方向。虽然未图示，鳍FA在存储器区域的端部成为终端，在X方向上具有两端。[0076]各鳍FA是例如从半导体基板SB的主面选择性地突出的长方体的突出部（凸部），具有壁状板上）的形状。鳍FA是半导体基板SB的一部分，作为半导体基板SB的活性区域发挥功能。在俯视时，用元件分离膜元件分离区域ST掩埋在Y方向上相邻的鳍FA彼此之间，用元件分离膜ST包围鳍FA的周围。鳍FA是用于形成存储器单元MC的活性区域。半导体基板SB由例如具有1〜1〇Qcm左右的电阻率的p型的单晶硅等构成。[0077]但是，各鳍FA的一部分上部处于比元件分离膜ST的上表面高的位置。因此，各鳍FA的下部在俯视时，由覆盖半导体基板SB的主面的元件分离膜ST包围，但各鳍FA的一部分上部）比元件分离膜ST向上突出。即，相邻的鳍FA彼此之间的所有区域不应被元件分离膜ST埋入，各鳍FA成为下部被元件分离膜ST埋入包围）的状态，但各鳍FA的上部比元件分离膜ST的上表面向上突出，未被元件分离膜ST包围。各鳍FA由半导体基板SB的一部分构成，所以与在元件分离膜ST下存在的半导体基板SB—体地连接。[0078]另外，在存储器区域中，配置有分别在Y方向上延伸的多个控制栅电极CG以及多个存储器栅电极MG。即，在多个鳍FA上，配置有在Y方向上延伸的多个控制栅电极CG以及多个存储器栅电极MG。各控制栅电极CG以及各存储器栅电极MG在多个鳍FA上和鳍FA之间的元件分离膜ST上在Y方向上延伸。因此，在俯视时，各控制栅电极CG以及各存储器栅电极MG以与在X方向上延伸的多个鳍FA交叉的方式在Y方向上延伸。[0079]控制栅电极CG和存储器栅电极MG以相互相邻的状态在Y方向上延伸。但是，由于绝缘膜MZ、HK位于控制栅电极CG与存储器栅电极MG之间，所以未与控制栅电极CG和存储器栅电极MG相接。另外，鳍FA和控制栅电极CG不接触，绝缘膜GF、HK位于鳍FA与控制栅电极CG之间。另外，鳍FA和存储器栅电极MG不接触，绝缘膜MZ位于鳍FA与存储器栅电极MG之间。绝缘膜GF、HK是控制晶体管的栅极绝缘膜用的绝缘膜，绝缘膜MZ是存储器晶体管的栅极绝缘膜用的绝缘膜。[0080]在各鳍FA处，以在X方向上夹住相互相邻而在Y方向上延伸的控制栅电极CG以及存储器栅电极MG的方式，在控制栅电极CG侧形成有漏极用的半导体区域MD，在存储器栅电极MG侧形成有源极用的半导体区域MS。即，在X方向上，相互相邻的一个控制栅电极CG以及一个存储器栅电极MG位于半导体区域MS与半导体区域MD之间。半导体区域MD以及半导体区域MS是在鳍FA内形成的n型的半导体区域。各半导体区域MD形成于在X方向上其间夹着该半导体区域MD而相邻的两个控制栅电极CG彼此之间。另外，半导体区域MS形成于在X方向上其间夹着该半导体区域MS而相邻的两个存储器栅电极MG彼此之间。[0081]各存储器单元MC形成于在X方向上延伸的鳍FA和相互相邻地在Y方向上延伸的控制栅电极CG以及存储器栅电极MG的各交点。各存储器单元MC具有控制栅电极CG、存储器栅电极MG、半导体区域MD以及半导体区域MS。[0082]在X方向上相邻的两个存储器单元MC共有半导体区域MD或者半导体区域MS。共有半导体区域MD的两个存储器单元MC相对半导体区域MD在X方向上成为镜面对称，共有半导体区域MS的两个存储器单元MC相对半导体区域MS在X方向上成为镜面对称。另外，在Y方向上排列的多个存储器单元MC的控制栅电极CG由在Y方向上延伸的一块控制栅电极CG形成，并且，在Y方向上排列的多个存储器单元MC的存储器栅电极MG由在Y方向上延伸的一块控制栅电极CG形成。[0083]在各鳍FA处，在X方向上形成有多个存储器单元MC，在X方向上排列的多个存储器单元MC的半导体区域MD经由在贯通层间绝缘膜IL1、IL2的接触孔内形成的接头接触接头）PG，与由在X方向上延伸的布线构成的源极线SL电连接。另外，在Y方向上排列的多个存储器单元MC的半导体区域MS经由在贯通层间绝缘膜ILI、IL2的接触孔内形成的接头PG，与由在Y方向上延伸的布线构成的比特线BL电连接。在源极线SL中还能够使用与比特线BL不同的层的布线，例如源极线SL还能够由比比特线BL更上层的布线构成。[0084]鳍FA是从半导体基板SB的主面向相对主面垂直的方向突出的、例如长方体的突出部。鳍FA在长边方向X方向）上具有任意的长度、在短边方向Y方向）上具有任意的宽度、在高度方向上具有任意的高度。鳍FA无需一定是长方体，在短边方向上的剖面视时，长方形的角部也可以带圆角。另外，各鳍FA的侧面也可以相对半导体基板SB的主面垂直，但也可以具有接近垂直的倾斜角度。即，各鳍FA的剖面形状既可以是长方体、也可以是梯形。另外，在俯视时鳍FA所延伸的方向是各鳍FA的长边方向，与长边方向正交的方向是各鳍FA的短边方向。即，鳍FA的长度X方向的尺寸大于鳍FA的宽度Y方向的尺寸）。另外，鳍FA只要是具有长度、宽度以及高度的突出部，则其形状没有问题。例如，鳍FA也可以是在俯视时蜿蜒的图案。[0085]在图2中，省略层间绝缘膜IL1、IL2以及布线（源极线SL以及比特线BL的图示。在构成存储器区域的半导体基板SB的鳍FA的上部，形成有存储器单元MC。还如图2所示，控制栅电极CG以及存储器栅电极MG以跨越鳍FA的方式在Y方向上延伸。t〇〇86]接下来，参照图3〜图5,进一步说明存储器单元MC的构造。[0087]在一个鳍FA上，在X方向上排列形成有多个存储器单元MC，但在图3中，示出一个存储器单元MC。[0088]在存储器区域的半导体基板SB处，形成有作为半导体基板SB的突出部的鳍FA。鳍FA的下部由在半导体基板SB的主面上形成的元件分离膜ST包围。即，鳍FA之间被元件分离膜ST分离。鳍FA从半导体基板SB的主面局部地向上方突出。[0089]在鳍FA内，从鳍FA的上表面到下部形成有作为p型半导体区域的p型阱pW。换言之，鳍FA形成于半导体基板SB的p型阱PW内。半导体区域MD、MS形成于鳍FA内，所以形成于p型阱PW内。[0090]在鳍FA的上表面上以及侧面上，隔着绝缘膜GF形成有控制栅电极CG，在鳍FA的长边方向（X方向）上，在与控制栅电极CG相邻的区域中，隔着绝缘膜MZ形成有存储器栅电极MG。绝缘膜MZ位于控制栅电极CG与存储器栅电极MG之间，控制栅电极CG与存储器栅电极MG之间被绝缘膜MZ电分离。另外，绝缘膜MZ位于存储器栅电极MG与鳍FA的上表面以及侧面之间。绝缘膜MZ在存储器栅电极MG与鳍FA的上表面以及侧面之间的区域和存储器栅电极MG与控制栅电极CG之间的区域这两个区域中连续地延伸。t〇〇91]绝缘膜GF是对作为由硅构成的半导体基板SB的突出部的鳍FA的上表面以及侧面进行热氧化而形成的氧化硅膜热氧化膜），形成于控制栅电极CG与鳍FA的表面上表面以及侧面之间。另外，绝缘膜MZ由绝缘膜氧化硅膜MZ1、在绝缘膜MZ1上形成的绝缘膜氮化硅膜MZ2以及在绝缘膜MZ2上形成的绝缘膜氧化硅膜MZ3的层叠膜构成。其中，绝缘膜MZ1由对作为由硅构成的半导体基板SB的突出部的鳍FA的上表面以及侧面进行热氧化而形成的氧化硅膜热氧化膜构成。另外，绝缘膜MZ2由氮化硅膜构成，绝缘膜MZ3由氧化硅膜构成。[0092]另外，在如后述图28所示形成有由高介电常数绝缘膜构成的绝缘膜HK的情况下，以与控制栅电极CG的下表面以及侧面相接的方式形成有绝缘膜HK。在该情况下，绝缘膜GF和绝缘膜GF上的绝缘膜HK的层叠膜位于控制栅电极CG与鳍FA的表面上表面以及侧面之间，绝缘膜GF与鳍FA相接，绝缘膜HK与控制栅电极CG相接。另外，绝缘膜HK和绝缘膜MZ的层叠膜位于控制栅电极CG与存储器栅电极MG之间，绝缘膜HK与控制栅电极CG相接，绝缘膜MZ与存储器栅电极MG相接。在该情况下，存储器栅电极MG隔着绝缘膜HK和绝缘膜MZ的层叠膜，与控制栅电极CG相邻。另外，绝缘膜HK位于控制栅电极CG与侧壁间隔物SW之间，并且，绝缘膜HK位于控制栅电极CG与元件分离膜之间。位于控制栅电极CG与鳍FA之间的绝缘膜GF和绝缘膜HK的层叠膜作为控制栅电极CG控制晶体管的栅极绝缘膜发挥功能。[0093]绝缘膜MZ作为存储器栅电极MG存储器晶体管）的栅极绝缘膜发挥功能，具有电荷保持（电荷蓄积功能。即，绝缘膜MZ2是存储器单元MC的电荷蓄积部（电荷蓄积层），绝缘膜MZ是具有电荷蓄积部（电气蓄积层）的绝缘膜。绝缘膜MZ由于需要电荷保持功能，所以具有用电荷块层在此绝缘膜MZ1、MZ3夹住电荷蓄积层在此绝缘膜MZ2的构造，相比于电荷蓄积层在此绝缘膜MZ2的势垒高度，电荷块层在此绝缘膜MZ1、MZ3的势垒高度更高。即，绝缘膜MZ2是具有电荷蓄积功能的绝缘膜陷阱性绝缘膜），绝缘膜MZ1以及绝缘膜MZ3各自的带隙大于绝缘膜MZ2的带隙。但是，绝缘膜MZ中的、作为栅极绝缘膜发挥功能的部分是位于存储器栅电极MG与鳍FA的表面上表面以及侧面之间的部分，绝缘膜MZ中的、位于存储器栅电极MG与控制栅电极CG之间的部分作为将存储器栅电极MG和控制栅电极CG电分离的绝缘膜发挥功能。同样地，绝缘膜HK中的、作为栅极绝缘膜发挥功能的部分是位于控制电极CG与鳍FA的表面上表面以及侧面之间的部分，绝缘膜H中的、位于存储器栅电极MG与控制栅电极CG之间的部分作为将存储器栅电极MG和控制栅电极CG电分离的绝缘膜发挥功能。[0094]在鳍FA的短边方向（Y方向）上，控制栅电极CG沿着鳍FA的上表面以及两侧面延伸，进而，在包围（夹住鳍FA的元件分离膜ST上延伸。同样地，在鳍FA的短边方向（Y方向）上，存储器栅电极MG沿着鳍FA的上表面以及两侧面延伸，进而，在包围夹住鳍FA的元件分离膜ST上延伸。[0095]另外，绝缘膜MZ位于元件分离膜ST与存储器栅电极MG之间。但是，在元件分离膜ST上未形成热氧化膜，所以在用热氧化法形成绝缘膜MZ1的情况下，位于元件分离膜ST与存储器栅电极MG之间的绝缘膜MZ不具有绝缘膜MZ1，由元件分离膜ST上的绝缘膜氮化硅膜MZ2和绝缘膜MZ2上的绝缘膜氧化硅膜MZ3的层叠膜构成。[0096]在控制栅电极CG以及存储器栅电极MG的侧面与隔着绝缘膜MZ相邻的一侧相反的一侧的侧面上，形成有由绝缘膜构成的侧壁间隔物侧壁、侧壁绝缘膜SW。控制栅电极CG的侧面上的侧壁间隔物SW沿着控制栅电极CG延伸，存储器栅电极MG的侧面上的侧壁间隔物SW沿着存储器栅电极MG延伸。在侧壁间隔物SW的旁边，形成有层间绝缘膜IL1。层间绝缘膜IL1形成于未形成包括控制栅电极CG、存储器栅电极MG以及侧壁间隔物SW的构造体的区域中的鳍FA以及元件分离膜ST上。层间绝缘膜IL1的上表面被平坦化。[0097]控制栅电极CG是所谓金属栅电极，由金属膜呈现金属传导的导电膜构成。存储器栅电极MG是所谓硅栅电极，由硅膜多晶硅膜构成。在存储器栅电极MG的上部，形成有金属硅化物层SC2。[0098]在本实施方式中，存储器栅电极MG由导入有p型的杂质的p型的硅膜构成，更特定而言，由P型的多晶硅膜构成。[0099]在此，“半导体呈现n型的导电性”、“半导体的导电类型是n型”以及“n型的半导体”意味着该半导体中的多数载流子是电子。另外，“半导体呈现p型的导电性”、“半导体的导电类型是P型”以及“P型的半导体”意味着该半导体中的多数载流子是空穴。[0100]以夹住控制栅电极CG以及存储器栅电极MG的方式，在控制栅电极CG以及存储器栅电极MG的外侧，设置有漏极用的半导体区域MD以及源极用的半导体区域MS。夹着一对控制栅电极CG以及存储器栅电极MG的半导体区域MD、MS中的、半导体区域MD位于控制栅电极CG侧，半导体区域MS位于存储器栅电极MG侧。半导体区域MS具有rT型半导体区域延伸区域）EX1和杂质浓度比其高的n+型半导体区域SD1，并且，半导体区域MD具有n_型半导体区域延伸区域EX2和杂质浓度比其高的n+型半导体区域SD2。因此，半导体区域MS以及半导体区域MD具有LDDLightlyDopedDrain，轻掺杂漏极构造。[0101]在鳍FA处，rT型半导体区域EX1、EX2分别形成于侧壁间隔物SW的下方。即，在鳍FA处，rT型半导体区域EH与存储器晶体管的沟道区域鳍FA处的存储器栅电极MG的正下的区域邻接，并且，rT型半导体区域EX2与控制晶体管的沟道区域鳍FA处的控制栅电极CG的正下的区域邻接。在鳍FA处，n+型半导体区域SD1形成于与iT型半导体区域EX1邻接在X方向上邻接）的位置，并且，n+型半导体区域SD2形成于与n_型半导体区域EX2邻接在X方向上邻接的位置。[0102]在n+型半导体区域SD1的表层部和n+型半导体区域SD2的表层部，形成有金属硅化物层SCI。即，在形成有n+型半导体区域SD1的区域中的鳍FA的上表面以及侧面和形成有n+型半导体区域SD2的区域中的鳍FA的上表面以及侧面，形成有金属硅化物层SCI。[0103]以覆盖控制栅电极CG、存储器栅电极MG、侧壁间隔物SW、半导体区域MS、半导体区域MD、金属硅化物层SCI以及金属硅化物层SC2的方式，在层间绝缘膜IL1上形成有层间绝缘膜IL2。层间绝缘膜IL2的上表面被平坦化。在层间绝缘膜IL2上，形成布线Ml，布线Ml经由在贯通层间绝缘膜IL2、IL1的接触孔内设置的接头PG，与半导体区域MS或者半导体区域MD等电连接。此外，在控制栅电极CG的供电区域未图示）中，对控制栅电极CG连接接头，在存储器栅电极MG的供电区域未图示）中，对存储器栅电极MG连接接头。[0104]存储器单元MC是分栅型的存储器单元，连接有具有控制栅电极选择栅电极CG的控制晶体管选择晶体管和具有存储器栅电极MG的存储器晶体管这两个MISFET。[0105]在此，将具备包括电荷蓄积部的栅极绝缘膜在此绝缘膜MZ以及存储器栅电极MG的MISFET称为存储器晶体管，并且，将具备栅极绝缘膜在此绝缘膜GF、HK以及控制栅电极CG的MISFET称为控制晶体管。此外，控制晶体管是存储器单元选择用晶体管，所以还能够视为选择晶体管。控制栅电极CG以及存储器栅电极MG是构成非易失性存储器的存储器单元的栅电极。另外，一对半导体区域MD、MS兼具存储器晶体管用的源极漏极区域源极或者漏极区域）和控制晶体管用的源极漏极区域。[0106]鳍FA的长边方向（X方向）上的半导体区域MD与半导体区域MS之间的距离和存储器单元MC的沟道长相当，鳍FA的短边方向（Y方向）上的控制栅电极CG或者存储器栅电极MG与鳍FA的上表面以及侧面对置重叠）的区域和存储器单元MC的沟道宽度相当。控制晶体管以及存储器晶体管是将鳍FA的表面上表面以及侧面）用作沟道的FINFET。[0107]〈半导体装置的制造工序〉[0108]参照附图，说明本实施方式的半导体装置的制造方法。[0109]图6〜图34是本实施方式的半导体装置的制造工序中的主要部分剖面图。图6〜图34中的、图6〜图10示出与上述图4相当的剖面与上述图1的B-B线相当的位置处的剖面）。此外，在图6〜图10的各工序阶段中，与上述图1的B-B线相当的位置处的剖面和与上述图1的C-C线相当的位置处的剖面相互相同。另外，在图11〜图34的各个中，从各图的左依次，示出与上述图3相当的剖面与上述图1的A-A线相当的位置处的剖面）、与上述图4相当的剖面与上述图1的B-B线相当的位置处的剖面）以及与上述图5相当的剖面与上述图1的C-C线相当的位置处的剖面。[0110]为了制造半导体装置，如图6所示，首先，准备例如由具有1〜10Dcm左右的电阻率的P型的单晶硅等构成的半导体基板半导体晶片SB。[0111]接下来，在半导体基板SB的主面上，依次形成绝缘膜ZF1、绝缘膜ZF2以及半导体膜SM1。绝缘膜ZF1由例如氧化硅膜构成，能够使用例如氧化法或者CVDChemicalVaporDeposition:化学气相生长法来形成。绝缘膜ZF2由例如氮化硅膜构成，能够使用例如CVD法来形成。半导体膜SM1由例如硅膜多晶硅膜构成，能够使用例如CVD法来形成。在该阶段中，成为在半导体基板SB的主面全面上形成有绝缘膜ZF1、其上的绝缘膜ZF2以及其上的半导体膜SM1的层叠膜的状态。[0112]接下来，使用光刻技术以及蚀刻技术，对半导体膜SM1进行构图（加工）。此时，绝缘膜ZF2作为蚀刻阻挡器发挥功能。利用构图的半导体膜SM1，如图7所示，形成半导体膜图案SMla。由此，成为在绝缘膜ZF2上，分别在X方向上延伸的多个半导体膜图案SMla在Y方向上排列的状态。图7是沿着半导体膜图案SMla的宽度方向（Y方向）的剖面图，所以各半导体膜图案SMla在与图7的纸面大致垂直的方向（g卩X方向）上延伸。能够通过在此形成的半导体膜图案SMla的宽度Y方向的宽度），确定在后面形成的鳍FA的间隔（Y方向的间隔）。[0113]接下来，在多个半导体膜图案SMla各自的侧面上，形成硬掩模HM1。图7示出该阶段。例如，能够如下形成硬掩模HM1。即，在绝缘膜ZF2上，以覆盖多个半导体膜图案SMla的方式，使用CVD法等形成硬掩模HM1形成用的绝缘膜例如氧化硅膜后，通过各向异性干蚀刻技术，对该绝缘膜进行回蚀。由此，在多个半导体膜图案SMla各自的侧面上，硬掩模HM1形成用的绝缘膜按照侧壁间隔物状选择性地残存，形成硬掩模HM1。此时，半导体膜图案SMla的上表面露出，并且，绝缘膜ZF2由与硬掩模HM1不同的材料构成，所以作为蚀刻阻挡器发挥功能。硬掩模HM1未完全埋入相邻的半导体膜图案SMla彼此之间。硬掩模HM1被形成为在俯视时包围各半导体膜图案SMla。[0114]接下来，如图8所示，使用湿蚀刻技术来选择性地去除半导体膜图案SMla。此时，硬掩模HM1和绝缘膜ZF2不被蚀刻而原样地残存。之后，通过使用光刻技术以及蚀刻技术，去除硬掩模HM1的一部分。即，留下硬掩模HM1中的、在X方向上延伸的部分，去除其它部分、即在Y方向上延伸的部分。由此，硬掩模服1并非环状构造，仅成为在X方向上延伸的图案。即，在绝缘膜ZF2上，在Y方向上排列配置多个作为在X方向上延伸的图案的硬掩模HM1。[0115]接下来，如图9所示，将硬掩模HM1用作蚀刻掩模，针对绝缘膜ZF2、绝缘膜ZF1以及半导体基板SB，进行各向异性千蚀刻。此时，对未被硬掩模HM1覆盖而露出的部分的绝缘膜ZF2、绝缘膜ZF1以及半导体基板SB依次进行蚀刻来去除，但关于半导体基板SB，蚀刻至厚度的中途。由此，以使绝缘膜ZF2、绝缘膜ZF1以及半导体基板SB具有与硬掩模HM1相同的平面形状的方式加工构图），在硬掩模HM1的正下，形成鳍FA。鳍FA由半导体基板SB的一部分构成，是由加工成板状壁状）的半导体基板SB构成的图案。例如，通过将未被硬掩模HM1覆盖而露出的区域的半导体基板SB的主面下挖100〜250nm，能够形成具有从半导体基板SB的主面起的高度100〜250nm的鳍FA。在该阶段中，在鳍FA上，绝缘膜ZF1、绝缘膜ZF2以及硬掩模HM1残存。这样，在半导体基板SB的上表面，形成由半导体基板SB的一部分构成，在沿着半导体基板SB的上表面的X方向上延伸的多个鳍（突出部FA。[0117]接下来，如图10所示，在半导体基板SB上，以覆盖包括鳍FA、绝缘膜ZF1、绝缘膜ZF2以及硬掩模HM1的图案、并且掩埋该图案之间的方式，使用CVD法等来堆积由氧化硅膜等构成的绝缘膜ZF3。然后，针对该绝缘膜ZF3,通过CMPChemicalMechanicalPolishing:化学机械研磨法进行研磨处理，从而使绝缘膜ZF2的上表面露出。由此，形成由该绝缘膜ZF3构成的元件分离膜ST。通过此时的研磨处理，去除硬掩模HM1。图10示出该阶段。此外，还能够在形成绝缘膜ZF3之前去除硬掩模HM1，之后，进行绝缘膜ZF3的堆积和研磨处理。元件分离膜ST具有平坦的上表面。另外，在该阶段中，元件分离膜ST的平坦的上表面的高度位置与绝缘膜ZF2的上表面的高度位置大致相同。[0118]接下来，如图11所示，通过蚀刻等，去除绝缘膜ZF2以及绝缘膜ZF1。[0119]接下来，对元件分离膜ST进行蚀刻，来降低元件分离膜ST的上表面的高度。即，通过针对元件分离膜ST实施蚀刻处理，使元件分离膜ST的上表面后退下降）。此时，元件分离膜ST的上表面在相对半导体基板SB的主面垂直的方向上后退下降），元件分离膜ST的上表面的高度位置比鳍FA的上表面的高度位置变低。由此，鳍FA的侧面的一部分上部成为从元件分离膜ST的上表面向上方突出的状态，鳍FA的侧面的一部分（上部和上表面整体露出。在图11中，示出该阶段。在该阶段中，成为在半导体基板SB的主面上形成元件分离膜ST，鳍FA从元件分离膜ST突出的状态。此外，即使在该阶段中，元件分离膜ST的上表面也平坦。[0120]这样，在半导体基板SB上，以包围各鳍FA的方式，形成元件分离膜ST。各鳍FA的一部分从元件分离膜ST的上表面突出。[0121]接下来，如图12所示，通过使用离子注入法对半导体基板SB导入p型的杂质（例如硼B，形成p型阱（p型半导体区域）PW^型阱PW向鳍FA内的整体以及鳍FA下的半导体基板SB的一部分扩展地形成。[0122]接下来，在各鳍FA的露出部的表面，使用热氧化法等来形成绝缘膜GF。即，在各鳍FA的上表面和侧面未被元件分离膜ST覆盖的部分的侧面上，形成绝缘膜GF。由此，从元件分离膜ST突出的部分的鳍FA成为被绝缘膜GF覆盖的状态。绝缘膜GF由氧化硅膜构成，具有例如2nm左右的膜厚。绝缘膜GF是控制晶体管的栅极绝缘膜用的绝缘膜。[0123]接下来，如图13所示，在半导体基板SB的主面上、即在元件分离膜ST上，以覆盖鳍FA以及绝缘膜GF的方式，形成堆积）硅膜PS1。[0124]硅膜PS1由多晶硅膜（多晶硅膜）构成，能够使用CVD法等来形成。硅膜PS1的膜厚堆积膜厚）能够成为例如100〜200nm左右。还能够在成膜时，在将硅膜PS1形成为非晶硅膜后，在之后的热处理中，使由非晶硅膜构成的硅膜PS1变为由多晶硅膜构成的硅膜PS1，其关于后述的硅膜PS2、PS2a、PS2b也是同样的。[0125]接下来，通过利用CMP法等对硅膜PS1进行研磨处理，使硅膜PS1的上表面平坦化。即使对硅膜PS1进行研磨处理，鳍FA、绝缘膜GF以及元件分离膜ST也不露出，在鳍FA的上方，硅膜PS1残存。[0126]接下来，对硅膜PS1，使用离子注入法等导入n型的杂质（例如磷P或者砷As。之后，还能够通过根据需要针对半导体基板SB实施热处理退火处理），使导入到硅膜PS1的杂质扩散。[0127]另外，在此，说明了在硅膜PS1的成膜之后用离子注入在硅膜PS1中导入n型杂质的情况，但作为其它方式，还能够在硅膜PS1的成膜时对硅膜PS1导入n型杂质。在硅膜PS1的成膜时导入n型杂质的情况下，通过在硅膜PS1的成膜用的气体中包含掺杂气体n型杂质添加用的气体），能够形成导入有n型杂质的硅膜PS1。在硅膜PS1的成膜时导入n型杂质的情况下，能够省略向硅膜PS1注入n型杂质的离子。另外，在硅膜PS1的成膜之后用离子注入在硅膜PS1中导入n型杂质的情况下，能够在硅膜PS1的成膜时，形成非掺杂的硅膜。[0128]不论在哪一个情况下，在该阶段中，硅膜PS1都是导入有n型杂质的n型的硅膜掺杂多晶硅膜）。[0129]接下来，在硅膜PS1上、即在硅膜PS1的平坦的上表面上，形成绝缘膜ZF4。绝缘膜ZF4由例如氮化硅膜构成，能够使用CVD法等来形成。绝缘膜ZF4的膜厚堆积膜厚能够成为例如50〜lOOnm左右。[0130]接下来，在使用光刻技术在绝缘膜ZF4上形成光致抗蚀剂图案后，将该光致抗蚀剂图案用作蚀刻掩模，对绝缘膜ZF4以及硅膜PS1进行蚀刻。由此，如图14所示，对包括硅膜PS1和绝缘膜ZF4构成的层叠膜进行构图，形成包括虚设控制栅电极DG和其上的顶部cap绝缘膜CP1构成的层叠体层叠构造体LM1。虚设控制栅电极DG由构图的硅膜PS1构成，盖绝缘膜CP1由构图的绝缘膜ZF4构成。盖绝缘膜CP1具有与虚设控制栅电极DG相同的平面形状。之后，去除光致抗蚀剂图案。[0131]虚设控制栅电极DG是虚设的栅电极虚拟的栅电极），在后面被置换为控制栅电极CG。因此，虚设控制栅电极DG并非在制造后的半导体装置中使用的栅电极。[0132]层叠体LM1在Y方向上延伸，在X方向上配置排列有多个在Y方向上延伸的层叠体LM1。在俯视时，各层叠体LM1以与在X方向上延伸的多个鳍FA交叉的方式，在Y方向上延伸。各层叠体LM1在多个鳍FA上和鳍FA之间的元件分离膜ST上在Y方向上延伸。层叠体LM1的形成位置与在后面形成控制栅电极CG的位置一致。[0133]在形成层叠体LM1后，未被层叠体LM1覆盖的部分的鳍FA以及元件分离膜ST露出。即，在未被层叠体LM1覆盖的部分，鳍FA的表面上表面以及侧面和元件分离膜ST的上表面露出。未被层叠体LM1覆盖的部分的鳍FA的表面的绝缘膜GF能够通过形成层叠体LM1时的干蚀刻、之后的湿蚀刻等来去除。[0134]另一方面，被层叠体LM1覆盖的部分的绝缘膜GF不被蚀刻而残存。因此，绝缘膜GF位于层叠体LM1与鳍FA的上表面以及侧面之间。即，绝缘膜GF位于构成层叠体LM1的虚设控制栅电极DG与鳍FA的上表面以及侧面之间。另外，在用热氧化法形成绝缘膜GF的情况下，在元件分离膜ST上不形成绝缘膜GF，所以在层叠体LM1虚设控制栅电极DG与元件分离膜ST之间不形成绝缘膜GF，层叠体LM1直接地形成于元件分离膜ST上。[0135]接下来，如图15所示，在半导体基板SB上，依次形成绝缘膜MZ1、绝缘膜MZ2以及绝缘膜MZ3，从而形成绝缘膜MZ。[0136]绝缘膜MZ1由氧化硅膜构成，能够通过热氧化法形成。绝缘膜MZ2由氮化硅膜构成，能够通过CVD法等形成。绝缘膜MZ3由氧化硅膜构成，能够通过热氧化法、CVD法、或者其组合形成。绝缘膜[I的膜厚是例如4nm左右，绝缘膜MZ2的膜厚是例如7nm左右，绝缘膜MZ3的膜厚是例如9nm左右。作为绝缘膜MZ3,还能够代替氧化硅膜而使用氮氧化硅膜。[0137]绝缘膜MZ在未被层叠体LM1覆盖的部分的鳍FA的表面上表面以及侧面上、未被层叠体LM1覆盖的部分的元件分离膜ST的上表面上以及层叠体LM1的表面上表面以及侧面上连续地形成。在形成绝缘膜似后，元件分离膜^、鳍1^以及层叠体LM1成为被绝缘膜MZ覆盖的状态。[0138]绝缘膜MZ由绝缘膜MZ1、其上的绝缘膜MZ2以及其上的绝缘膜MZ3的层叠膜构成。艮P，绝缘膜MZ是层叠有多个绝缘膜的层叠绝缘膜。[0139]但是，在用热氧化法形成绝缘膜MZ1的情况下，在未被层叠体LM1覆盖的部分的鳍FA的表面上表面以及侧面上，形成绝缘膜MZ1，但在元件分离膜81上未形成绝缘膜似1。在该情况下，在元件分离膜^上形成的部分以外的绝缘膜MZ由绝缘膜似1、其上的绝缘膜MZ2以及其上的绝缘膜MZ3的层叠膜构成，但在元件分离膜ST上形成的部分的绝缘I旲MZ由绝缘膜MZ2和其上的绝缘膜MZ3的层叠膜构成。另一方面，在用CVD法形成绝缘膜MZ1的情况下，在未被层叠体LM1覆盖的部分的元件分离膜ST上也形成绝缘膜MZ1，所以绝缘膜MZ整体由绝缘膜MZ1、其上的绝缘膜MZ2以及其上的绝缘膜MZ3的层叠膜构成。[0140]接下来，如图15所示，在半导体基板SB上、即在绝缘膜MZ上，以覆盖层叠体LM1的方式，作为存储器栅电极MG形成用的膜，形成堆积硅膜PS2。硅膜PS2由多晶桂膜构成，能够使用CVD法等来形成。以使未被层叠体LM1覆盖的部分的元件分离膜ST上的硅膜PS2的上表面的高度位置比层叠体LM1的上表面的高度位置更高的方式，设定硅膜PS2的堆积膜厚。即，硅膜PS2的堆积膜厚大于层叠体LM1的高度，能够成为例如200〜300nm左右。[0141]接下来，如图16所示，通过利用CMP法等对硅膜PS2进行研磨处理，使硅膜PS2的上表面平坦化。在形成硅膜PS2的阶段中，在硅膜PS2的上表面，形成有反映了层叠体LM1、鳍FA的凹凸，但通过研磨硅膜PS2的上表面，硅膜PS2的上表面被平坦化。由此，硅膜PS2成为具有平坦的上表面的状态。[0142]接下来，如图17所示，对硅膜PS2进行蚀刻，来降低硅膜PS2的上表面的高度。即，通过针对硅膜PS2实施蚀刻处理，使硅膜PS2的上表面后退下降）。由此，硅膜PS2的上表面在相对半导体基板SB的主面垂直的方向上后退下降），硅膜PS2的上表面的高度位置低于层叠体LM1的上表面（即构成层叠体LM1的盖绝缘膜CP1的上表面）的高度位置。在该阶段中，如果硅膜PS2的上表面的高度位置与构成层叠体LM1的虚设控制栅电极DG的上表面的高度位置大致相同，则更优选。因此，成为层叠体LM1的一部分盖绝缘膜CP1和其表面上的绝缘膜MZ从硅膜PS2的平坦的上表面向上方突出，该突出的部分的层叠体LM1的表面上的绝缘膜MZ被露出的状态。此外，即使在该阶段中，硅膜PS2的上表面也平坦。[0143]接下来，使用离子注入法等，对硅膜PS2导入p型的杂质（例如硼B。之后，还能够通过根据需要针对半导体基板SB实施热处理退火处理），使导入到硅膜PS2的杂质扩散。[0144]此外，在硅膜PS2中对p型杂质进行离子注入时，优选在构成层叠体LM1的虚设控制栅电极DG中不注入p型杂质。因此，在针对硅膜PS2注入p型杂质的离子时，优选不使用如穿透绝缘膜MZ以及盖绝缘膜CP1而对虚设控制栅电极DG注入p型杂质的注入能量，而使用如用绝缘膜MZ以及盖绝缘膜CP1遮挡而防止对虚设控制栅电极DG注入p型杂质的注入能量。从其它方面来说，在硅膜PS2中对p型杂质进行离子注入时，优选以防止穿透盖绝缘膜CP1对虚设控制栅电极DG注入p型杂质的方式，预先设定盖绝缘膜CP1的厚度。因此，在离子注入时，还有在硅膜PS2中在比较浅的位置接近上表面的位置处注入p型杂质的情况，但即使在这样的情况下，也能够通过在离子注入之后进行热处理退火处理），而使P型杂质扩散到硅膜PS2整体。另外，通过在硅膜PS2的回蚀工序之后，在硅膜PS2中对p型杂质进行离子注入，易于使硅膜PS2中的p型杂质的浓度分布变得均匀。[0145]另外，在此，说明了在硅膜PS2的成膜之后用离子注入在硅膜PS2中导入p型杂质的情况，但作为其它方式，还能够在硅膜PS2的成膜时对硅膜PS2导入p型杂质。在硅膜PS2的成膜时导入P型杂质的情况下，通过在硅膜PS2的成膜用的气体中包含掺杂气体p型杂质添加用的气体），能够形成导入有P型杂质的硅膜PS2。在硅膜PS2的成膜时导入有p型杂质的情况下，能够省略向硅膜PS2注入p型杂质的离子。在硅膜PS2的成膜之后用离子注入在硅膜PS2中导入p型杂质的情况下，能够在硅膜PS2的成膜时，形成非掺杂的硅膜。[0146]不论在哪一个情况下，在该阶段中，硅膜PS2都是导入有p型杂质的p型的硅膜掺杂多晶硅膜）。另一方面，虚设控制栅电极DG由导入有n型杂质的n型的硅膜掺杂多晶硅膜构成。[0147]接下来，如图18所示，在半导体基板SB上、即在硅膜PS2上，以覆盖从硅膜PS2的平坦的上表面突出的部分的层叠体LM1以及绝缘膜MZ的方式，形成绝缘膜ZF5。绝缘膜ZF5是用于形成后述的盖绝缘膜CP2的绝缘膜，由例如氮化硅膜构成，能够使用CVD法等来形成。绝缘膜ZF5形成于硅膜PS2的上表面上和从硅膜PS2的上表面突出的部分的层叠体LM1的表面上的绝缘膜MZ上。[0148]接下来，如图19所示，通过利用各向异性蚀刻技术对绝缘膜ZF5进行回蚀蚀刻处理），在硅膜PS2上、并且隔着绝缘膜MZ在层叠体LM1的侧面上，使绝缘膜ZF5按照侧壁间隔物状残留来形成盖绝缘膜CP2。此时，去除成为盖绝缘膜CP2的部分以外的绝缘膜ZF5，并且，硅膜PS2能够作为蚀刻阻挡器发挥功能。盖绝缘膜CP2形成于硅膜PS2的上表面上，但形成为与从硅膜PS2的上表面突出的部分的层叠体LM1隔着绝缘膜MZ相邻。未被盖绝缘膜CP2覆盖的部分的硅膜PS2的上表面露出。[0149]接下来，如图20所示，通过将盖绝缘膜CP2用作蚀刻掩模而对硅膜PS2进行蚀刻，形成存储器栅电极MG。此时的蚀刻优选为各向异性的蚀刻干蚀刻）。[0150]由于将盖绝缘膜CP2用作蚀刻掩模对硅膜PS2进行蚀刻，所以未被盖绝缘膜CP2覆盖的部分的硅膜PS2被蚀刻去除，盖绝缘膜CP2下的硅膜PS2不被蚀刻而残存。即，形成包括盖绝缘膜CP2和在盖绝缘膜CP2下残存的硅膜PS2的层叠体层叠构造体LM2。在该阶段中，成为在层叠体LM1的两方的侧面上，隔着绝缘膜MZ形成有层叠体LM2的状态。在作为在层叠体LM1的两方的侧面上形成的层叠体LM2中的一方的层叠体LM2的层叠体层叠构造体LM2a中，在盖绝缘膜CP2下残存的硅膜PS2成为存储器栅电极MG。因此，层叠体LM2a包括存储器栅电极MG和其上的盖绝缘膜CP2。作为在层叠体LM1的两方的侧面上形成的层叠体LM2中的另一方的层叠体LM2的层叠体LM2b在后面被去除。层叠体LM2a和层叠体LM2b具有夹着层叠体LM1大致对称的构造。[0151]接下来，如图21所示，通过使用光刻技术来形成如覆盖层叠体LM2a并且使层叠体LM2b露出的光致抗蚀剂图案未图示）后，将该光致抗蚀剂图案用作蚀刻掩模，利用蚀刻去除层叠体LM2b构成层叠体LM2的盖绝缘膜CP2以及硅膜PS2。此时，层叠体LM2a被光致抗蚀剂图案覆盖，所以不被蚀刻而残存。之后，去除光致抗蚀剂图案，在图21中示出该阶段。在该阶段中，成为在层叠体LM1的两方的侧面中的一个侧面上隔着绝缘膜MZ形成有层叠体LM2a的状态。[0152]接下来，如图22所示，通过蚀刻（例如湿蚀刻），去除绝缘膜MZ中的、未被层叠体LM2a覆盖而露出的部分。此时，位于层叠体LM2a下与层叠体LM2a以及层叠体LM1之间的绝缘膜MZ不被去除而残存，其它区域的绝缘膜MZ被去除。由此，未被层叠体LM1、LM2覆盖的部分的鳍FA以及元件分离膜ST露出。另外，还可能有去除绝缘膜MZ中的、绝缘膜MZ3、MZ2，而使绝缘膜MZ1残留的情况，但即使在这样的情况下，在后面形成金属硅化物层SCI之前，未被层叠体LM2a覆盖的部分的绝缘膜MZ1也被去除。[0153]如从图22也可知，在层叠体LM2a存储器栅电极MG与鳍FA之间的区域、层叠体LM2a存储器栅电极MG与元件分离膜ST之间的区域以及层叠体LM2a存储器栅电极MG与层叠体LM1虚设控制栅电极DG之间的区域中绝缘膜MZ连续地延伸。层叠体LM1和层叠体LM2a其间夹着绝缘膜MZ而相互相邻，因此，虚设控制栅电极DG和存储器栅电极MG在其间隔着绝缘膜MZ而相互相邻。[0154]因此，在该阶段中，在虚设控制栅电极DG层叠体LM1的栅极长方向（X方向）上的一个侧面上隔着绝缘膜MZ形成有存储器栅电极MG，绝缘膜MZ在存储器栅电极MG层叠体LM2a下和存储器栅电极MG层叠体liGa与虚设控制栅电极DG层叠体LM1之间连续地延伸。另外，隔着绝缘膜MZ相互相邻的虚设控制栅电极DG层叠体LM1以及存储器栅电极MG层叠体LM2a以跨越多个鳍FA的方式在Y方向上延伸。[0155]接下来，如图23所示，通过将层叠体LM1、LM2用作掩模离子注入阻止掩模），针对未被层叠体LM1、LM2覆盖的部分的鳍FA对砷As或者磷P等n型的杂质进行离子注入，在鳍FA内形成iT型半导体区域EXUEX20IT型半导体区域EX1形成于与存储器栅电极MG在栅极长方向（X方向）上邻接的位置的鳍FA，并且，rT型半导体区域EX2形成于与虚设控制栅电极DG在栅极长方向X方向）上邻接的位置的鳍FA。[0156]接下来，在层叠体LM1以及层叠体LM2a的侧面（隔着绝缘膜MZ与相互相邻的侧面相反的一侧的侧面上，形成由绝缘膜构成的侧壁间隔物SW。[0157]例如，能够如下所述进行侧壁间隔物SW形成工序。即，在半导体基板SB上、即在元件分离膜ST以及鳍FA上，以覆盖层叠体LM1、LM2a的方式，使用CVD法等来形成堆积侧壁间隔物SW形成用的绝缘膜例如氮化硅膜）。然后，通过利用各向异性蚀刻技术对该绝缘膜进行回蚀，如图23所示，使该绝缘膜在层叠体LM1以及层叠体LM2a的侧面上选择性地残留，形成侧壁间隔物SW。[0158]接下来，如图23所示，通过将层叠体LM1、LM2以及侧壁间隔物SW用作掩模离子注入阻止掩模），针对未被层叠体LM1、LM2以及侧壁间隔物SW覆盖的部分的鳍FA对砷As或者磷P等n型的杂质进行离子注入，在鳍FA内形成n+型半导体区域SD1、SD2A+型半导体区域SD1形成于与层叠体LM2a的侧壁上的侧壁间隔物SW在栅极长方向（X方向）上邻接的位置的鳍FA。另外，n+型半导体区域SD2形成于与层叠体LM1的侧壁上的侧壁间隔物SW在栅极长方向（X方向）上邻接的位置的鳍FA。〆型半导体区域SD1相比于n_型半导体区域EX1，杂质浓度更高，n+型半导体区域SD2相比于rT型半导体区域EX2,杂质浓度更高。[0159]这样，通过rT型半导体区域EX1和杂质浓度比其高的n+型半导体区域SD1，形成存储器晶体管的源极或者漏极用的半导体区域、在此作为源极区域发挥功能的n型的半导体区域MS。另外，通过rT型半导体区域EX2和杂质浓度比其高的n+型半导体区域SD2,形成控制晶体管的源极或者漏极用的半导体区域、在此作为漏极区域发挥功能的n型的半导体区域MD〇[0160]作为其它方式，还能够在形成侧壁间隔物SW之后，在未被层叠体LM1、LM2以及侧壁间隔物SW覆盖的部分的鳍FA的表面上形成外延半导体层未图示），之后，针对该外延半导体层以及鳍FA，进行n型杂质的离子注入，来形成n+型半导体区域SDKSD2。在该情况下，在将鳍FA和其表面上的外延半导体层合起来的部分，形成n+型半导体区域SD1、SD2。[0161]另外，优选在用于形成rT型半导体区域EX1、EX2的离子注入时、用于形成n+型半导体区域SD1、SD2的离子注入时，使盖绝缘膜CP1、CP2作为掩模发挥功能，防止向虚设控制栅电极DG以及存储器栅电极MG对n型杂质进行离子注入。特别，优选防止向存储器栅电极MG对n型杂质进行离子注入。因此，优选以防止穿透盖绝缘膜CP2而对存储器栅电极MG注入n型杂质的方式，预先设定盖绝缘膜CP2的厚度。另外，导入到上述硅膜PS2中的p型杂质的浓度优选预先设定为如即使在形成n+型半导体区域SD1、SD2之后存储器栅电极MG也能够维持p型的导电类型的浓度。不论在哪一个情况下，在该阶段中，存储器栅电极MG由p型的硅膜构成，虚设控制栅电极DG由n型的硅膜构成。[0162]接下来，进行作为用于使导入到源极以及漏极用的半导体区域n—型半导体区域EX1、EX2以及n+型半导体区域SDKSD2等的杂质活性化的热处理的活性化退火。[0163]接下来，如图24所示，通过进行所谓自对准硅化物（Salicide:SelfAlignedSilicide工艺，在n+型半导体区域SD1、SD2的各表层部形成金属硅化物层SCI。[0164]例如，能够如下所述进行金属硅化物层SCI形成工序。即，首先，使用漉射法等来形成覆盖n+型半导体区域SD1、SD2的表面的金属膜例如镍膜）。然后，通过实施热处理，使n+型半导体区域SD1、SD2的各表层部分与金属膜反应，从而在n+型半导体区域SD1、SD2的各表层部上，形成金属硅化物层SCI。金属硅化物层SCI在例如上述金属膜为镍膜的情况下是镍硅化物层。之后，去除未反应剩余）的金属膜。图24示出该阶段的剖面图。还有在去除未反应的金属膜之后，进行第二次的热处理的情况。另外，由于存在盖绝缘膜CPI、CP2,在虚设控制栅电极DG以及存储器栅电极MG的各表层部上，不形成金属硅化物层SCI。[0165]另外，如上所述，在形成侧壁间隔物SW之后，在未被层叠体LM1、LM2以及侧壁间隔物SW覆盖的部分的鳍FA的表面上形成外延半导体层未图示）的情况下，金属硅化物层SCI能够形成于该外延半导体层。[0166]接下来，如图25所示，在半导体基板SB上、即在元件分离膜ST以及鳍FA上，以覆盖层叠体LMl、LM2a以及侧壁间隔物SW的方式，作为绝缘膜形成堆积层间绝缘膜IL1。层间绝缘膜IL1由氧化硅膜的单体膜、或者、氮化硅膜和在该氮化硅膜上比该氮化硅膜更厚地形成的氧化硅膜的层叠膜等构成，能够使用例如CVD法等来形成。以使层间绝缘膜IL1的上表面的任意个的区域都比层叠体LMl、LM2a的上表面的高度位置更高的方式，设定层间绝缘膜IL1的堆积膜厚。[0167]接下来，如图26所示，使用CMP法等来研磨层间绝缘膜IL1的上表面。以下，将该研磨工序称为“图26的研磨工序”。通过该图26的研磨工序，如图26所示，存储器栅电极MG以及虚设控制栅电极DG的各上表面露出。[0168]在图26的研磨工序中，直至虚设控制栅电极DG以及存储器栅电极MG的各上表面露出，研磨层间绝缘膜IL1。因此，在图26的研磨工序中，盖绝缘膜CP1、CP2也被研磨而去除，并且，侧壁间隔物SW的各上部也能够研磨。[0169]此外，在图26的研磨工序中，直至虚设控制栅电极DG以及存储器栅电极MG的各上表面露出，进行研磨处理，但还可能有虚设控制栅电极DG以及存储器栅电极MG各自的一部分上部在图26的研磨工序中被研磨去除的情况。即使在这样的情况下，虚设控制栅电极DG以及存储器栅电极MG各自的其它部上部以外）残存。不论在哪一个情况下，在进行图26的研磨工序后，成为虚设控制栅电极DG以及存储器栅电极MG的各上表面从层间绝缘膜IL1露出的状态。另外，成为侧壁间隔物SW的各上表面也露出的状态。另外，层间绝缘膜IL1成为具有平坦的上表面的状态。[0170]另外，在图26的研磨工序中，不研磨金属硅化物层SCI也可，所以易于进行研磨工序。即，与本实施方式不同，不论在存储器栅电极MG和虚设控制栅电极DG中的哪一个以上，在上部形成有金属硅化物层SCI的情况下，在图26的研磨工序中金属硅化物层SC1必须研磨，存在发生划伤的问题的担心。相对于此，在本实施方式中，通过盖绝缘膜CPI、CP2，在虚设控制栅电极DG以及存储器栅电极MG的上部，不形成金属硅化物层SCI。由此，在图26的研磨工序中不研磨金属硅化物层SCI也可，所以能够消除研磨金属硅化物层SC1而引起划伤的担心。[0171]接下来，如图27所示，对虚设控制栅电极DG进行蚀刻来去除。以下，将该工序称为“图27的蚀刻工序”。在图27的蚀刻工序中，在虚设控制栅电极DG的上表面和存储器栅电极MG的上表面露出的状态下，进行蚀刻处理湿蚀刻处理）。[0172]在图27的蚀刻工序中，在相比于虚设控制栅电极DG，存储器栅电极MG、绝缘膜GF、绝缘膜MZ、侧壁间隔物SW以及层间绝缘膜IL1难以被蚀刻的条件下，进行蚀刻。即，在图27的蚀刻工序中，在相比于虚设控制栅电极DG的蚀刻速度蚀刻速率），存储器栅电极MG、绝缘膜GF、绝缘膜MZ、侧壁间隔物SW以及层间绝缘膜IL1的各蚀刻速度蚀刻速率更低的条件下，进行蚀刻。由此，能够在图27的蚀刻工序中，对虚设控制栅电极DG选择性地进行蚀刻。此外，在本申请中，在声称“第二部件比第一部件难以蚀刻”等时，意味着相比于第一部件的蚀刻速度蚀刻速率），第二部件的蚀刻速度蚀刻速率更低。[0173]在进行图27的蚀刻工序的阶段中，存储器栅电极MG由p型的硅膜构成，虚设控制栅电极DG由n型的硅膜构成。在n型的硅膜和p型的硅膜中，在使用相同的蚀刻液时，能够使蚀刻速度不同，通过蚀刻液的选择，能够在抑制P型的硅膜的蚀刻的同时，对n型的硅膜选择性地进行蚀刻。在本实施方式中，通过在图27的蚀刻工序中使用能够在抑制p型的硅膜的蚀刻的同时对n型的硅膜选择性地进行蚀刻的蚀刻液适合而言如氨水的碱溶液），能够在抑制存储器栅电极MG的蚀刻的同时对虚设控制栅电极DG选择性地进行蚀刻来去除。虚设控制栅电极DG相对存储器栅电极MG的蚀刻选择比（将虚设控制栅电极DG的蚀刻速度除以存储器栅电极MG的蚀刻速度而得到的值优选为10以上。[0174]根据作为存储器晶体管的栅电极的功能和可靠性的观点，存储器晶体管的栅电极优选由硅构成。在本实施方式中，通过利用p型的硅膜形成存储器栅电极MG，能够提高作为存储器晶体管的栅电极的功能和可靠性，甚至，能够提高非易失性存储器的可靠性。另外，通过利用P型的硅膜形成存储器栅电极MG，利用n型的硅膜形成虚设控制栅电极DG，在图27的蚀刻工序中，即使在虚设控制栅电极DG的上表面和存储器栅电极MG的上表面露出的状态下进行蚀刻处理，也能够对虚设控制栅电极DG选择性地进行蚀刻来去除。[0175]通过在图27的蚀刻工序中去除虚设控制栅电极DG，形成槽凹部、凹陷部TR。槽TR是虚设控制栅电极DG被去除而成的区域，与在去除虚设控制栅电极DG以前虚设控制栅电极DG存在的区域对应。在槽TR的底部，绝缘膜GF按照层状残存。因此，槽TR的底面由绝缘膜GF的上表面形成，槽TR的一个侧面由侧壁间隔物SW形成，槽TR的另一个侧面由绝缘膜MZMZ1形成。[0176]接下来，如图28所示，在半导体基板SB上、即在包括槽TR的内表面（底面以及侧面上的层间绝缘膜IL1上，作为高介电常数栅极绝缘膜用的绝缘膜，形成绝缘膜HK。绝缘膜HK由高介电常数绝缘膜构成。然后，如图29所示，在半导体基板上、即在绝缘膜HK上，以埋入槽TR内的方式，作为金属栅电极用的导电膜，形成金属膜ME。[0177]在槽TR的底面以及侧面上形成绝缘膜HK，但槽TR不被绝缘膜HK完全掩埋，形成金属膜ME，从而槽TR成为被绝缘膜HK和金属膜ME完全掩埋的状态。[0178]绝缘膜HK是介电常数比氮化硅高的绝缘材料膜、所谓High-k膜。此外，在本申请中，在提及High-k膜、高介电常数膜、高介电常数绝缘膜或者高介电常数栅极绝缘膜时，意味着介电常数相对介电常数比氮化硅高的膜。[0179]作为绝缘膜HK，能够使用氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或者氧化镧膜等金属氧化物膜，并且，这些金属氧化物膜还能够还含有氮N以及硅Si的一方或者两方。绝缘膜HK能够通过例如ALDAtomiclayerDeposition:原子层堆积法或者CVD法形成。绝缘膜HK的形成膜厚能够成为例如1〜3nm左右。在栅极绝缘膜中使用高介电常数膜在此绝缘膜HK的情况下，相比于在栅极绝缘膜中使用氧化硅膜的情况，能够使栅极绝缘膜的物理的膜厚增加，所以得到能够降低泄漏电流这样的优点。[0180]作为金属膜ME，例如，能够使用氮化钛TiN膜、氮化钽TaN膜、氮化钨WN膜、碳化钛TiC膜、碳化钽TaC膜、碳化钨WC膜、氮化碳化钽TaCN膜、钛Ti膜、钽Ta膜、钛铝TiAl膜或者铝A1膜等金属膜。此外，此处所称的金属膜是指呈现金属传导的导电膜，不仅是单体的金属膜纯金属膜）、合金膜，而且还包括呈现金属传导的金属化合物膜氮化金属膜、碳化金属膜等）。因此，金属膜ME是呈现金属传导的导电膜，不限定于单体的金属膜纯金属膜）、合金膜，也可以是呈现金属传导的金属化合物膜氮化金属膜、碳化金属膜等）。另外，还能够使金属膜ME成为层叠膜层叠有多个膜的层叠膜），但在该情况下，该层叠膜的最下层成为金属膜呈现金属传导的导电膜）。另外，还能够使该层叠膜成为多个金属膜呈现金属传导的导电膜的层叠膜。能够使用例如溅射法等来形成金属膜ME。[0181]作为金属膜的适合的一个例子，能够使金属膜ME成为氮化钛TiN膜和该氮化钛膜上的铝A1膜的层叠膜。在该情况下，首先在绝缘膜HK上形成例如2〜3nm左右的氮化钛膜后，在该氮化钛膜上，以掩埋槽TR内的方式，形成铝膜。此时，优选使铝膜比氮化钛膜更厚。铝膜是低电阻，所以能够实现在后面形成的控制栅电极CG的低电阻化。另外，能够通过在后面形成的控制栅电极CG处的与栅极绝缘膜相接的部分在此氮化钛膜）的材料的功函数，控制具备该控制栅电极CG的控制晶体管的阈值电压。[0182]接下来，如图3〇所示，通过利用CMP法等研磨处理去除槽TR的外部的不需要的金属膜以及绝缘膜HK，在槽TR内埋入绝缘膜HK以及金属膜ME。以下，将该工序称为“图30的工序”。[0183]g卩，在图30的工序中，去除槽TR的外部的金属膜ME以及绝缘膜HK，在槽TR内留下绝缘膜HK以及金属膜ME。由此，成为在槽TR内隔着绝缘膜HK埋入金属膜ME的状态。[0184]这样，在作为虚设控制栅电极DG被去除而成的区域的槽TR内，隔着绝缘膜HK，形成作为金属栅电极的控制栅电极CG。埋入到槽TR的绝缘膜ME成为控制晶体管的控制栅电极CG，埋入到槽TR的绝缘膜RK作为控制晶体管的栅极绝缘膜发挥功能。[0185]在本实施方式中，去除虚设控制栅电极DG而置换为控制栅电极CG，将该控制栅电极CG用作控制晶体管的栅电极。因此，虚设控制栅电极DG是虚设的栅电极虚拟的栅电极），可视为取代栅电极或者置换用栅电极，控制栅电极CG可视为构成控制晶体管的栅电极。[0186]另外，在本实施方式中，使用金属膜ME来形成控制栅电极CG，所以能够使控制栅电极CG成为金属栅电极。通过使控制栅电极CG成为金属栅电极，得到能够抑制控制栅电极CG的耗尽化现象，消除寄生电容这样的优点。另外，还得到能够使晶体管元件也小型化栅极绝缘膜的薄膜化的这样的优点。[0187]绝缘膜HK形成于槽TR的底面上和侧面上，控制栅电极CG的底面以及侧面与绝缘膜HK邻接。在控制栅电极CG与鳍FA之间，从鳍FA侧依次有绝缘膜GF和绝缘膜HK。另外，绝缘膜HK位于控制栅电极CG与侧壁间隔物SW之间，在控制栅电极CG与存储器栅电极MG之间，从控制栅电极CG侧依次有绝缘膜HK和绝缘膜MZ。另外，绝缘膜HK位于控制栅电极CG与元件分离膜ST之间。鳍FA与控制栅电极CG之间的绝缘膜GF以及绝缘膜HK作为控制晶体管的栅极绝缘膜发挥功能，但由于绝缘膜册是高介电常数膜，所以作为高介电常数栅极绝缘膜发挥功能。[0188]另外，在图27的蚀刻工序中对虚设控制栅电极DG进行蚀刻来去除之后，在槽TR的底部绝缘膜GF也按照层状残存，所以在形成控制栅电极CG时，绝缘膜HK和绝缘膜GF位于控制栅电极CG与鳍FA之间。即，作为界面层，绝缘膜GF位于绝缘膜HK与鳍FA之间界面）。在鳍FA的表面硅面上不直接形成作为高介电常数膜的绝缘膜HK，而在绝缘膜HK与鳍FA的界面，设置有由薄的氧化硅膜或者氮氧化硅膜构成的界面层在此绝缘膜GF的情况下，能够减少陷阱能级等缺陷数，提高驱动能力、可靠性。[0189]接下来，如图31所示，在存储器栅电极MG的上部表层部），形成金属硅化物层SC2。[0190]S卩，首先，在包括控制栅电极CG以及存储器栅电极MG的上表面上的层间绝缘膜IL1上，使用溉射法等来形成金属硅化物层SC2形成用的金属膜例如镍膜）。然后，通过实施热处理，使存储器栅电极MG的上部表层部与金属硅化物层SC2形成用的金属膜反应，从而如图31所示，在存储器栅电极MG的上部（表层部），形成金属硅化物层SC2。之后，通过湿蚀刻等，去除未反应的金属膜金属硅化物层SC2形成用的金属膜）。图31示出该阶段的剖面图。之后，还能够还进行热处理。在通过湿蚀刻等去除未反应的金属膜金属硅化物层SC2形成用的金属膜时，为了抑制或者防止控制栅电极CG的蚀刻，优选使用如能够对金属硅化物层SC2形成用的金属膜选择性地进行蚀刻的蚀刻液。在金属硅化物层SC2形成用的金属膜是镍膜的情况下，金属娃化物层SC2由镇娃化物层构成。[0191]这样，通过进行所谓自对准硅化物工艺，在存储器栅电极MG的上部表层部）自匹配地形成金属硅化物层SC2,由此，能够降低存储器栅电极MG的电阻。[0192]虽然还能够省略金属硅化物层SC2的形成，但在形成金属硅化物层SC2时更优选。通过形成金属硅化物层SC2,能够降低作为硅栅电极的存储器栅电极MG的电阻，所以能够提高具有非易失性存储器的半导体装置的性能，能够提高例如动作速度。[0193]接下来，如图32所示，在半导体基板SB上、即在层间绝缘膜IL1上，以覆盖控制栅电极CG以及存储器栅电极MG金属硅化物层SC2的方式，作为绝缘膜，形成堆积层间绝缘膜IL2。层间绝缘膜IL2由氧化硅膜等构成，能够使用CVD法等来形成。还能够在形成层间绝缘膜IL2之后，通过CMP法研磨层间绝缘膜IL2的上表面等，来提高层间绝缘膜IL2的上表面的平坦性。[0194]接下来，如图33所示，使用光刻技术，将在层间绝缘膜IL2上形成的光致抗蚀剂图案未图示作为蚀刻掩模，对层间绝缘膜IL2、IL1进行干蚀刻，从而形成接触孔贯通孔）。然后，在接触孔内，作为连接用的导电体部，形成由钨⑼等构成的导电性的接头PG。[0195]例如，在包括接触孔的内部底面以及侧壁上）的层间绝缘膜IL2上，以掩埋接触孔内的方式，依次形成壁垒导体膜和钨膜后，通过CMP法或者回蚀法等，去除接触孔的外部的不需要的钨膜以及壁垒导体膜，从而能够形成接头PG。接头PG形成于n+型半导体区域SD1、SD2、控制栅电极CG、存储器栅电极MG上等。[0196]接下来，如图34所示，在埋入有接头PG的层间绝缘膜IL2上形成绝缘膜IL3。然后，在绝缘膜IL3的预定的区域中形成布线槽之后，在布线槽内使用单镶嵌技术来埋入布线M1。布线Ml例如是以铜为主成分的铜布线（埋入铜布线）。布线跑经由接头PG，与n+型半导体区域SDl、n+型半导体区域SD2、存储器栅电极MG以及控制栅电极CG等电连接。[0197]之后，通过双镶嵌法等形成第二层以后的布线，但在此图示以及其说明省略。另夕卜，布线Ml以及比其更上层的布线不限定于镶嵌布线，还能够对布线用的导电体膜进行构图，还能够成为例如钨布线或者铝布线等。[0198]如以上所述，制造本实施方式的半导体装置。[01"]在本实施方式中，存储器栅电极MG由p型的硅膜形成，虚设控制栅电极DG由n型的硅膜形成，其原因为，在图27的蚀刻工序中，在抑制或者防止存储器栅电极MG的蚀刻的同时，对虚设控制栅电极DG选择性地进行蚀刻。参照图35对其进行说明。[0200]图35是示出各种硅膜的蚀刻速率的图形。在图35中，从图形的左边，依次示出关于非掺杂的多晶硅膜、n型的多晶硅膜、p型的多晶硅膜、非掺杂的非晶硅膜^型的非晶硅膜以及P型的非晶硅膜的各个的蚀刻速率蚀刻速度）。在此，示出作为蚀刻液，使用碱性的药液氨水等的情况。但是，蚀刻速率的绝对值还依赖于蚀刻液的浓度，所以图35的图形应用于相对地比较各种硅膜的蚀刻速率。另外，在图35的图形中，“poly-Si”意味着多晶硅膜，“a-Si”意味着非晶硅膜。[0201]在图35的图形中，p型的多晶硅膜相比于非掺杂的多晶硅膜以及n型的多晶硅膜，蚀刻速率非常小，并且，p型的非晶硅膜相比于非掺杂的非晶硅膜以及n型的非晶硅膜，蚀刻速率非常小。即，可知相比于非掺杂的硅膜以及n型的硅膜的各蚀刻速率，能够充分减小p型的硅膜的蚀刻速率。[0202]因此，在本实施方式中，在进行图27的蚀刻工序的阶段中，存储器栅电极MG由p型的硅膜构成，虚设控制栅电极DG由n型的硅膜构成。由此，在图27的蚀刻工序中，在虚设控制栅电极DG和存储器栅电极MG这两方露出的状态下进行蚀刻时，能够在抑制或者防止由p型的硅膜构成的存储器栅电极MG的蚀刻的同时，对由n型的硅膜构成的虚设控制栅电极DG选择性地进行蚀刻来去除。[0203]此外，如从图35的图形也可知，相比于非掺杂的硅膜的蚀刻速率，能够充分减小p型的硅膜的蚀刻速率。因此，作为本实施方式的变形例，还能够通过非掺杂不掺杂）的硅膜形成虚设控制栅电极DG。即，还能够将上述硅膜PS1预先形成为非掺杂的硅膜，之后对硅膜PS1虚设控制栅电极DG也尽可能不注入杂质，从而在进行图27的蚀刻工序的阶段中，使存储器栅电极MG由p型的硅膜构成，使虚设控制栅电极DG由非掺杂的硅膜构成。即使在该情况下，在图27的蚀刻工序中，在虚设控制栅电极DG和存储器栅电极MG这两方露出的状态下进行蚀刻时，能够在抑制或者防止由P型的硅膜构成的存储器栅电极MG的蚀刻的同时，对由非掺杂的硅膜构成的虚设控制栅电极DG选择性地蚀刻来去除。[0204]但是，虚设控制栅电极DG相比于由非掺杂的硅膜形成的情况，由n型的硅膜形成的情况更优选。其原因为，还如图35的图形所示，相比于非掺杂的硅膜和P型的硅膜的蚀刻速率的差，n型的硅膜和p型的硅膜的蚀刻速率的差更大。因此，虚设控制栅电极DG能够由非掺杂或者n型的硅膜形成，但更优选由n型的硅膜形成。由此，在图27的蚀刻工序中，能够进一步提高虚设控制栅电极DG相对存储器栅电极MG的蚀刻选择比，能够在更可靠地抑制或者防止存储器栅电极MG的蚀刻的同时，更可靠地去除虚设控制栅电极DG。[0205]另外，如果利用n型的硅膜形成虚设控制栅电极DG，则即使在虚设控制栅电极DG中未意图地导入少量的p型杂质的情况下，虚设控制栅电极DG也能够维持用n型硅构成的状态，易于确保虚设控制栅电极DG相对存储器栅电极MG的高的蚀刻选择比。因此，易于管理半导体装置的制造工序。在该点上，虚设控制栅电极DG也更优选由n型的硅膜形成构成）。[0206]〈关于非易失性存储器的动作〉[0207]接下来，参照图36来说明非易失性存储器的动作例。[0208]图36是示出本实施方式的“写入”、“删除”以及“读出”时的向选择存储器单元的各部位施加电压的施加条件的一个例子的表。在图36的表中，在“写入”、“删除”以及“读出”时的各个中，记载有对选择出的存储器单元MC的存储器栅电极MG施加的电压Vmg、对源极区域伴导体区域MS施加的电压Vs、对控制栅电极CG施加的电压VCg以及对漏极区域伴导体区域MD施加的电压Vd。此外，图36的表所示的部分是电压的施加条件的适合的一个例子，不限于此，能够根据需要进行各种变更。另外，在本实施方式中，将向存储器晶体管的绝缘膜MZ中的作为电荷蓄积部的绝缘膜MZ2注入电子定义为“写入”，将注入正孔空穴定义为“删除”。[0209]此外，在图36的表中，A的栏与写入方法是SSI方式并且删除方法是BTBT方式的情况对应，B的栏与写入方法是SSI方式并且删除方法是FN方式的情况对应，C的栏与写入方法是FN方式并且删除方法是BTBT方式的情况对应，D的栏与写入方法是FN方式并且删除方法是FN方式的情况对应。[0210]写入方式有通过利用被称为所谓SSISourceSideInjection，源极侧注入方式的源极侧注入的热电子注入进行写入的写入方式和通过被称为所谓FN方式的FNFowlerNordheim，隧穿險道进行写入的写入方式。[0211]关于SSI方式的写入，对进行写入的选择存储器单元的各部位施加例如如图36的表的A的栏或者B的栏的“写入动作电压”所示的电压，在选择存储器单元的绝缘膜MZ中的绝缘膜MZ2中注入电子，从而进行写入。此时，热电子在存储器栅电极MG与控制栅电极CG之间的区域的下方的沟道区域源极、漏极之间）中产生，对存储器栅电极MG下的绝缘膜MZ中的作为电荷蓄积部的绝缘膜MZ2注入热电子。注入的热电子被绝缘膜MZ2中的陷阱能级捕获，其结果，存储器晶体管的阈值电压上升。即，存储器晶体管成为写入状态。[0212]关于FN方式的写入，对进行写入的选择存储器单元的各部位施加例如如图36的表的C的栏或者D的栏的“写入动作电压”所示的电压，在选择存储器单元中，从存储器栅电极MG使电子隧穿而注入到绝缘膜MZ中的绝缘膜MZ2，从而进行写入。此时，电子从存储器栅电极MG通过FN隧道效应隧穿绝缘膜MZ3而注入到绝缘膜MZ中，被绝缘膜MZ2中的陷阱能级捕获，其结果，存储器晶体管的阈值电压上升。即，存储器晶体管成为写入状态。[0213]删除方法有通过利用被称为所谓BTBT方式的BTBTBand-To-BandTunneling:带间隧道现象的热正孔注入进行删除的删除方式和通过被称为所谓™方式的FN隧道进行删除的删除方式。[0214]关于BTBT方式的删除，通过将由于BTBT发生的正孔从鳍FA侧注入到绝缘膜MZ中的绝缘膜MZ2来进行删除。对进行删除的选择存储器单元的各部位施加例如如图36的表的A的栏或者C的栏的“删除动作电压”所示的电压。由此，通过利用BTBT现象发生正孔并电场加速，对选择存储器单元的绝缘膜MZ中的绝缘膜MZ2注入正孔，由此降低存储器晶体管的阈值电压。即，存储器晶体管成为删除状态。[0215]关于FN方式的删除，对进行删除的选择存储器单元的各部位施加例如如图36的表的B的栏或者D的栏的“删除动作电压”所示的电压，在选择存储器单元中，从存储器栅电极MG使正孔隧穿而注入到绝缘膜MZ中的绝缘膜MZ2，从而进行删除。此时，正孔从存储器栅电极MG通过FN隧道效应隧穿绝缘膜MZ3被而注入到绝缘膜MZ中，被绝缘膜MZ2中的陷阱能级捕获，其结果，存储器晶体管的阈值电压降低。即，存储器晶体管成为删除状态。[0216]在读出时，对进行读出的选择存储器单元的各部位，施加例如如图36的表的A的栏、B的栏、C的栏或者D的栏的“读出动作电压”所示的电压。通过使对读出时的存储器栅电极MG施加的电压Vmg成为写入状态下的存储器晶体管的阈值电压与删除状态下的阈值电压之间的值，能够判别写入状态和删除状态。[0217]〈关于研究的原委〉[0218]本发明者研宄了分栅型的存储器单元。关于构成分栅型的存储器单元的存储器栅电极与存储器栅电极MG对应和控制栅电极与控制栅电极CG对应）中的、控制栅电极，得到通过应用金属栅电极，能够抑制控制栅电极的耗尽化现象，消除寄生电容这样的优点。另夕卜，还得到能够改善控制栅电极的栅极长变小时的短沟道效果这样的优点。另外，能够通过选择金属栅电极和高介电常数栅极绝缘膜的各材料，调整控制晶体管的阈值电压。[0219]另一方面，关于存储器栅电极，有根据功能和可靠性的观点，最好不应用金属栅电极的情况。例如，在与控制晶体管相比较时，存储器晶体管的一方要求更高的可靠性，但在可靠性的观点上，相比于金属栅电极，有长年的使用实绩的硅栅电极的一方更易于确保可靠性。另外，在存储器单元的删除中使用FN方式的情况下，根据正孔生成效率的观点，存储器栅电极最好并非金属栅电极而是硅栅电极，更优选为p型的硅栅电极。[0220]因此，研宄针对控制栅电极应用金属栅电极、另一方面针对存储器栅电极不应用金属栅电极而应用硅栅电极。为了制造具有这样的存储器单元的半导体装置，应用金属栅电极的控制栅电极用所谓后栅极工艺形成，不应用金属栅电极的存储器栅电极用所谓前栅极工艺形成即可。在前栅极工艺中，在形成在完成产品中使用的栅电极后，形成源极漏极用的半导体区域。另一方面，在后栅极工艺中，在临时形成虚设的栅电极后，形成源极漏极用的半导体区域，之后，去除虚设的栅电极，在该去除区域中，形成在完成产品中使用的实际的栅电极。即，在后栅极工艺中，存在去除虚设的栅电极而置换为实际上使用的栅电极的工序。[0221]因此，在用前栅极工艺形成不应用金属栅电极的存储器栅电极，用后栅极工艺形成应用金属栅电极的控制栅电极的情况下，需要去除虚设的控制栅电极而置换为实际上使用的控制栅电极。在去除该虚设的控制栅电极时，需要不去除存储器栅电极。因此，在不改良制造工序时，制造工序的管理变得困难，难以进行半导体装置的制造工序。制造工序的管理变得困难，难以进行半导体装置的制造工序导致半导体装置的制造成品率的降低、半导体装置的制造成本的增加。[0222]〈关于主要的特征和效果〉[0223]在本实施方式中，构成存储器单元的存储器栅电极MG以及控制栅电极CG中的、存储器栅电极MG用所谓前栅极工艺形成，控制栅电极CG用所谓后栅极工艺形成。[0224]因此，本实施方式的半导体装置的制造工序具有:在半导体基板SB鳍FA上隔着绝缘膜GF第一绝缘膜形成虚设控制栅电极DG的工序（图12〜图14的工序）；以及以与虚设控制栅电极DG相邻的方式，在半导体基板SB鳍FA上隔着绝缘膜MZ第二绝缘膜形成存储器栅电极MG第一栅电极的工序（图15〜图22的工序）。此外，绝缘膜MZ是在内部具备电荷蓄积部的绝缘膜。本实施方式的半导体装置的制造工序还具有：以覆盖虚设控制栅电极DG及存储器栅电极MG的方式形成层间绝缘膜IL1第一层间绝缘膜的工序（图25的工序）；以及研磨层间绝缘膜IL1而使虚设控制栅电极DG及存储器栅电极MG露出的工序（图26的研磨工序）。本实施方式的半导体装置的制造工序还具有:通过蚀刻去除虚设控制栅电极DG的工序（图27的蚀刻工序）；以及在作为虚设控制栅电极DG被去除而成的区域的槽TR第一槽）内，形成控制栅电极CG第二栅电极的工序图28〜图30的工序）。[0225]此外，鳍FA是半导体基板SB的一部分，作为半导体基板SB的活性区域发挥功能。因此，在鳍FA上隔着绝缘膜GF形成虚设控制栅电极DG对应于在半导体基板SB上隔着绝缘膜GF形成虚设控制栅电极DG，并且，在鳍FA上隔着绝缘膜MZ形成存储器栅电极MG对应于在半导体基板SB上隔着绝缘膜MZ形成存储器栅电极MG。[0226]本实施方式的半导体装置的制造工序的主要的特征中的一个是指，存储器栅电极MG由p型的硅膜构成，虚设控制栅电极DG由非掺杂或者n型的硅膜更优选为n型的硅膜构成。本实施方式的半导体装置的制造工序的主要的特征中的另一个是指，在去除虚设控制栅电极DG的工序（图27的蚀刻工序）中，在虚设控制栅电极DG和存储器栅电极MG露出的状态下，在存储器栅电极MG难以比虚设控制栅电极DG蚀刻的条件下进行蚀刻，去除虚设控制栅电极DG。[0227]由此，能够可靠地抑制或者防止在通过蚀刻去除虚设控制栅电极DG时，存储器栅电极MG被蚀刻，所以能够提高半导体装置的制造成品率。另外，能够在虚设控制栅电极DG和存储器栅电极MG露出的状态下对虚设控制栅电极DG进行蚀刻来去除也对半导体装置的制造成品率的提高有效。因此，能够降低半导体装置的制造成本。另外，能够防止虚设控制栅电极DG的蚀刻残留、存储器栅电极MG的过剩的蚀刻，所以能够提高制造出的半导体装置的可靠性。以下，其也参照研宄例来具体地说明。[0228]图37以及图38是本发明者所研宄的研宄例的半导体装置的制造工序中的主要部分剖面图，示出与上述图1的A-A线相当的位置处的剖面图。图37是与上述图26相当的工序阶段，示出刚要去除虚设控制栅电极DG101之前的阶段。图38是与上述图27相当的工序阶段，示出刚刚去除虚设控制栅电极DG101之后的阶段。[0229]图37所示的虚设控制栅电极DG101与本实施方式的虚设控制栅电极DG相当，图37以及图38所示的存储器栅电极MG101与本实施方式的存储器栅电极MG相当。然而，与本实施方式不同，在图37以及图38所示的研宄例中，虚设控制栅电极DG101和存储器栅电极MG101由相同的导电类型的硅膜形成，具体而言都由n型的多晶硅膜形成。另外，在研宄例的情况下，如图37以及图38所示，需要将具有如虚设控制栅电极DG101露出但存储器栅电极MG101不露出的开口部0P的光致抗蚀剂图案PR101作为蚀刻掩模，对虚设控制栅电极DG101选择性地进行蚀刻来去除。由此，能够通过蚀刻去除从光致抗蚀剂图案PR101的开口部0P露出的虚设控制栅电极DG101，并且存储器栅电极MG101被光致抗蚀剂图案PR101覆盖而不被蚀刻。[0230]然而，在使用光刻技术来形成光致抗蚀剂图案时，有起因于光掩模的对位偏离等，光致抗蚀剂图案的形成位置偏离设计位置的情况。图39以及图40也是研宄例的半导体装置的制造工序中的主要部分剖面图，示出与图37以及图38分别对应的工序阶段，但图39以及图40与在图37以及图38所示的研宄例中，光致抗蚀剂图案PR101的形成位置向图的右侧偏离的情况对应。[0231]在光致抗蚀剂图案PR101的形成位置向图37的右侧偏离的情况下，如图39所示，存在从光致抗蚀剂图案PR101的开口部0P，不仅是虚设控制栅电极DG101而且存储器栅电极MG101也露出的忧虑。在该图39的状态下进行蚀刻时，如图40所示，不仅是虚设控制栅电极DG101而且存储器栅电极MG101也被蚀刻去除。其原因为，存储器栅电极MG101和虚设控制栅电极DG101由相同的导电类型n型）的硅膜形成，所以在从光致抗蚀剂图案PR101的开口部0P，不仅是虚设控制栅电极DG101而且存储器栅电极MG101也露出时，不仅是虚设控制栅电极DG101而且存储器栅电极MG101也被蚀刻。t〇232]为了即使光致抗蚀剂图案PR101的形成位置偏离也不会使存储器栅电极MG101从光致抗蚀剂图案PR101的开口部0P露出，需要使光致抗蚀剂图案PR101的开口部0P从存储器栅电极MG101离开某种程度。然而，由此，在本次光致抗蚀剂图案PR101的形成位置向图37的左侧偏离的情况下，如图41所示，存在从光致抗蚀剂图案PR101的开口部0P，不仅是存储器栅电极MG101而且虚设控制栅电极DG101也不露出的忧虑。图41也是研究例的半导体装置的制造工序中的主要部分剖面图，示出与图37对应的工序阶段，但图41对应于在图37所示的研宄例中，光致抗蚀剂图案PR101的形成位置向图的左侧偏离的情况。[0233]如图41所示，在从光致抗蚀剂图案PR101的开口部〇p，不仅是存储器栅电极MG101而且虚设控制栅电极DG101也不露出的情况下，即使进行蚀刻工序，也无法蚀刻来去除虚设控制栅电极DG101。因此，即使结束蚀刻工序，仍维持图41的构造，不仅是存储器栅电极MG101而且虚设控制栅电极DG101也残存。[0234]这样，在研究例的情况下，存储器栅电极MG101和虚设控制栅电极DG101由相同的导电类型的硅膜形成，所以不容许在存储器栅电极MG101和虚设控制栅电极DG101这两方露出的状态下进行虚设控制栅电极DG101的蚀刻工序，因此发生各种制约。因此，制造工序的管理变得困难，难以进行半导体装置的制造工序，所以导致半导体装置的制造成品率的降低、半导体装置的制造成本的增加。[0235]相对于此，在本实施方式中，存储器栅电极呢由口型的硅膜形成，虚设控制栅电极DG由非掺杂或者n型的硅膜更优选为n型的硅膜形成。关于非掺杂或者n型的硅膜和p型的硅膜，即使使用相同的蚀刻液也能够使蚀刻速度不同，能够通过蚀刻液的选择，在抑制p型的硅膜的蚀刻的同时，对非掺杂或者n型的硅膜选择性地进行蚀刻。在本实施方式中，通过在由非掺杂或者n型的硅膜构成的存储器栅电极呢比由p型的硅膜构成的虚设控制栅电极DG不易被蚀刻的条件下进行蚀刻，即使在虚设控制栅电极DG和存储器栅电极撕^这两方露出的状态下进行蚀刻，也能够对虚设控制栅电极DG选择性地进行蚀刻来去除。由此，能够可靠地去除虚设控制栅电极DG，并且能够可靠地抑制或者防止存储器栅电极如被蚀刻。[0236]在本实施方式中，在存储器栅电极MG和虚设控制栅电极DG这两方露出的状态下，通过蚀刻去除虚设控制栅电极DG，所以不形成如使虚设控制栅电极DG露出并且覆盖存储器栅电极MG的光致抗蚀剂图案与上述光致抗蚀剂图案PR101相当）也可。因此，如与上述研宄例关联地说明的上述光致抗蚀剂图案PR101的形成位置的偏离所引起的问题也不产生，与选择性地去除虚设控制栅电极DG相伴的制约变少。因此，在本实施方式中，制造工序的管理变得容易，易于进行半导体装置的制造工序。因此，能够实现半导体装置的制造成品率的提高、半导体装置的制造成本的降低。另外，在本实施方式中，不形成与上述光致抗蚀剂图案PR101相当的部分也可，从而还能够抑制半导体装置的制造工序数，其也对半导体装置的制造成本的降低作出贡献。另外，能够防止虚设控制栅电极DG的蚀刻残留、存储器栅电极即的过剩的蚀刻，所以能够提高制造出的半导体装置的可靠性。[0237]另外，在本实施方式中，不形成与上述光致抗蚀剂图案PR101相当的部分也可，所以能够在虚设控制栅电极DG的上表面整体露出的状态下，进行图27的蚀刻工序。因此，在图27的蚀刻工序中，能够增大虚设控制栅电极DG的露出面积，所以易于防止在图27的蚀刻工序中产生虚设控制栅电极DG的蚀刻残留。在该观点上，图27的蚀刻工序的管理也变得容易，易于进行图27的蚀刻工序。因此，能够实现半导体装置的制造成品率的提高、半导体装置的制造成本的降低。[0238]另外，在图27的蚀刻工序中，对虚设控制栅电极DG选择性地进行蚀刻，但优选不仅是存储器栅电极MG，而且露出的各绝缘膜也尽可能不蚀刻。具体而言，在图27的蚀刻工序中，优选在存储器栅电极MG、绝缘膜GF、绝缘膜MZ、侧壁间隔物SW以及层间绝缘膜IL1比虚设控制栅电极DG不易被蚀刻的条件下，进行蚀刻。由此，在图27的蚀刻工序中，能够在抑制或者防止存储器栅电极MG、绝缘膜GF、绝缘膜MZ、侧壁间隔物SW以及层间绝缘膜IL1被蚀刻的同时，对虚设控制栅电极DG可靠地进行蚀刻。因此，虚设控制栅电极DG最好不仅具有针对存储器栅电极MG的蚀刻选择性，而且还具有针对各种绝缘膜的蚀刻选择性。非掺杂或者n型的硅膜不仅具有针对P型硅膜的蚀刻选择性，而且还具有针对各种绝缘膜例如氧化硅膜、氮化硅膜等的蚀刻选择性。因此，如果如本实施方式所述，利用p型的硅膜形成存储器栅电极MG，利用非掺杂或者n型的硅膜形成虚设控制栅电极DG，则必然地，虚设控制栅电极DG能够具有针对各种绝缘膜的蚀刻选择性。因此，在图27的蚀刻工序中，能够可靠地去除虚设控制栅电极DG，并且能够抑制或者防止露出的绝缘膜在此绝缘膜GF、绝缘膜MZ、侧壁间隔物SW以及层间绝缘膜IL1接受不必要的蚀刻。因此，当然在图27的蚀刻工序中存储器栅电极MG不被蚀刻、并且在露出的各绝缘膜也不被蚀刻这样的观点上，作为构成虚设控制栅电极DG的材料，非掺杂或者n型硅特别适合。[0239]另外，在刚要进行图27的蚀刻工序之前的阶段中，需要虚设控制栅电极DG由非掺杂或者n型的硅膜构成，存储器栅电极MG由p型的硅膜构成。因此，最好在进行图27的蚀刻工序之前，尽可能防止对存储器栅电极MG注入n型的杂质。因此，优选在存储器栅电极MG上形成有盖绝缘膜CP2的状态下，进行用于形成iT型半导体区域EX1、EX2的离子注入、用于形成n+型半导体区域SD1、SD2的离子注入。由此，能够抑制或者防止在用于形成n_型半导体区域EX1、EX2的离子注入、用于形成n+型半导体区域SD1、SD2的离子注入时，在存储器栅电极MG中对n型杂质进行离子注入。因此，能够防止由p型的硅膜构成的存储器栅电极MG的实效的P型杂质浓度的变动，能够可靠地防止在图27的蚀刻工序中存储器栅电极MG被未意图地蚀刻。[0240]另外，在图27的蚀刻工序中，不采用干蚀刻，而优选采用湿蚀刻。通过不使用干蚀刻而使用湿蚀刻，不会对虚设控制栅电极DG的基底在此绝缘膜GF、鳍FA造成损伤，而能够对虚设控制栅电极DG进行蚀刻来去除。[0241]另外，在本实施方式中，需要以使由p型的硅膜构成的存储器栅电极MG的蚀刻速度低于由非掺杂或者n型的硅膜构成的虚设控制栅电极DG的蚀刻速度的方式，选择图27的蚀刻工序的蚀刻条件。因此，优选在图27的蚀刻工序中使用如相比于非掺杂或者n型硅在p型硅的一方中蚀刻速度更低的蚀刻液。[0242]因此，在图27的蚀刻工序中，能够适合地使用氨水。通过使用氨水的湿蚀刻，能够在抑制或者防止由P型硅膜形成的存储器栅电极MG的蚀刻的同时，对由非掺杂或者n型的硅膜形成的虚设控制栅电极DG选择性地蚀刻来去除，并且，能够抑制或者防止露出的各绝缘膜的蚀刻。[0243]另外，在图27的蚀刻工序中，还能够首先利用使用APMAmmonia-HydrogenPeroxideMixture，氨-过氧化氛混合物）的湿蚀刻，对虚设控制栅电极DG的表面表层部分进行蚀刻，之后利用使用氨水的湿蚀刻，去除虚设控制栅电极DG整体。此外，APM是氨、过氧化氢以及水的混合液。首先通过进行使用APM的湿蚀刻，能够可靠地去除在虚设控制栅电极DG的上表面形成的异质的表面层，之后能够利用使用氨水的湿蚀刻，以比较高的蚀刻速率对虚设控制栅电极DG进行蚀刻来去除。由此，能够更可靠地防止产生虚设控制栅电极DG的蚀刻残留，并且还能够抑制图27的蚀刻工序所需的时间。[0244]此外，在虚设控制栅电极DG的上表面形成的异质的表面层是指，起因于图26的研磨工序，在虚设控制栅电极DG的上表面，形成与虚设控制栅电极DG的内部异质的表面层的结构，可能起因于例如在研磨工序中使用的研磨浆料等残留物的附着等而形成。关于这样的异质的表面层，相比于氨水，APM更易于去除，所以通过在图27的蚀刻工序中，首先进行使用APM的湿蚀刻，能够去除在虚设控制栅电极DG的上表面形成的异质的表面层。然而，gp便是APM的湿蚀刻，由于虚设控制栅电极DG的蚀刻速度低，所以通过从使用APM的湿蚀刻切换为使用氨水的湿蚀刻来去除虚设控制栅电极DG整体，能够缩短图27的蚀刻工序所需的时间。[0245]另外，在通过使用APM的湿蚀刻和之后的使用氨水的湿蚀刻进行图27的蚀刻工序的情况下，优选在使用APM的湿蚀刻之后，不使处理对象的半导体晶片半导体基板SB暴露于大气中，而连续地进行使用氨水的湿蚀刻。由此，能够防止在使用APM的湿蚀刻处理与使用氨水的湿蚀刻处理之间，在虚设控制栅电极DG的表面形成不需要的氧化膜，所以能够更可靠地防止产生虚设控制栅电极DG的蚀刻残留。例如，在湿蚀刻处理装置的处理层内的由APM构成的药液中，将处理对象的半导体晶片浸渍预定的时间之后，将浸渍半导体晶片的药液从APM置换为氨水，在由氨水构成的药液中将浸渍半导体晶片的状态维持预定的时间，从而能够进行图27的蚀刻工序。[0246]另外，在图27的蚀刻工序中，还能够首先通过使用酸系的药液的湿蚀刻对虚设控制栅电极DG的表面表层部分进行蚀刻，之后，通过使用氨水的湿蚀刻去除虚设控制栅电极DG整体。通过首先进行使用酸系的药液的湿蚀刻，能够可靠地去除在虚设控制栅电极DG的上表面形成的异质的表面层。作为上述酸系的药液，能够适合地使用氢氟酸稀氢氟酸）、FPMHydrofluoricacid-HydrogenPeroxideMixture，氢氟酸-过氧化氢混合物）、盐酸稀盐酸）或者HPMHydrochloricacid-HydrogenPeroxideMixture，盐酸-过氧化氢混合物）。此外，HPM是盐酸、过氧化氢以及水的混合液，FPM是氢氟酸、过氧化氢以及水的混合液。[0247]在通过使用酸系的药液的湿蚀刻和之后的使用氨水的湿蚀刻进行图27的蚀刻工序的情况下，在使用酸系的药液的湿蚀刻之后、进行使用氨水的湿蚀刻之前，处理对象的半导体晶片半导体基板SB暴露于大气中。其原因为，由于氨水是碱性的药液，所以在处理层内的酸系的药液中浸渍半导体晶片的状态下，无法将该药液置换为氨水。因此，在防止在虚设控制栅电极DG的表面形成不需要的氧化膜的观点上，作为在使用氨水的湿蚀刻处理之前进行的湿蚀刻处理，相比于酸系的药液，更优选为使用作为碱性的APM的湿蚀刻。[0248]另外，存储器栅电极MG由p型的硅膜构成，但存储器栅电极MG的p型杂质浓度更优选为IX102Qcm3以上。由此，能够在图27的蚀刻工序中，充分地降低存储器栅电极MG的蚀刻速度蚀刻速率），能够可靠地抑制或者防止存储器栅电极MG被蚀刻。另外，如果存储器栅电极MG的p型杂质浓度是lX102cm3以上，则即使在存储器栅电极MG中未意图地导入有少量的n型杂质的情况下，存储器栅电极MG也能够充分地维持由p型硅构成的状态，易于确保虚设控制栅电极DG相对存储器栅电极MG的高的蚀刻选择比。[0249]另外，虚设控制栅电极DG优选由n型的硅膜构成，但虚设控制栅电极DG的n型杂质浓度更优选为IX102cm3以上。由此，能够在图27的蚀刻工序中，可靠地提高虚设控制栅电极DG的蚀刻速度蚀刻速率），所以能够更可靠地防止产生虚设控制栅电极DG的蚀刻残留。另外，如果虚设控制栅电极DG的n型杂质浓度是IXl〇2Cm3以上，则即使在虚设控制栅电极DG中未意图地导入有少量的p型杂质的情况下，虚设控制栅电极DG也能够充分地维持由n型硅构成的状态，易于确保虚设控制栅电极DG相对存储器栅电极MG的高的蚀刻选择比。[0250]实施方式2[0251]图42〜图52是本实施方式2中的半导体装置的制造工序中的主要部分剖面图。在本实施方式2中，以与上述实施方式1的不同点为中心进行说明，关于与上述实施方式1相同点，省略其重复的说明。[0252]在本实施方式2的半导体装置的制造工序中，直至绝缘膜MZ形成工序与上述实施方式1中的制造工序相同。与上述实施方式1同样地，在形成绝缘膜MZ之后，如与上述图15相当的图42所示，在半导体基板SB上、即在绝缘膜MZ上，以覆盖层叠体LM1的方式，形成堆积）硅膜PS2a。硅膜PS2a与上述硅膜PS2相当，由多晶硅膜构成，能够使用CVD法等来形成。[0253]硅膜PS2a是导入有n型杂质的n型的硅膜掺杂多晶硅膜）。通过在成膜用的气体中包含掺杂气体n型杂质添加用的气体），能够在硅膜PS2a的成膜时对硅膜PS2a导入n型杂质，但作为其它方式，还能够在非掺杂的硅膜PS2a的成膜之后用离子注入在硅膜PS2a中导入n型杂质。[0254]接下来，与在上述实施方式1图16中对上述硅膜PS2进行研磨处理的情形同样地，在本实施方式2中，也通过如图43所示，利用CMP法等对硅膜PS2a进行研磨处理，使硅膜PS2a的上表面平坦化。[0255]接下来，如图44所示，对硅膜PS2a进行蚀刻，来降低硅膜PS2a的上表面的高度。降低该硅膜PS2a的上表面的高度的蚀刻工序其手法自身与上述实施方式1的上述图17的工序相同，但蚀刻结束时间点（图44下的硅膜PS2a的上表面的高度位置与上述图17的硅膜PS2的上表面的高度位置不同。[0256]S卩，相比于上述图17中的硅膜PS2的上表面的高度位置，图44中的硅膜PS2a的上表面的高度位置更低，具体而言，在本实施方式2图44的情况下，硅膜PS2a的上表面的高度位置比构成层叠体LM1的虚设控制栅电极DG的上表面的高度位置低。因此，在图44中，成为层叠体LM1的一部分虚设控制栅电极DG的上部和盖绝缘膜CP1和其表面的绝缘膜MZ从硅膜PS2a的平坦的上表面向上方突出的状态。此外，在该阶段中，硅膜PS2a的上表面也平坦。[0257]接下来，如图45所示，在半导体基板SB上、即在硅膜PS2a上，以覆盖层叠体LM1的方式，形成堆积硅膜PS2b。硅膜PS2b由多晶硅膜构成，能够使用CVD法等来形成。能够以使硅膜PS2b的上表面的任意的区域都比层叠体LM1的上表面的高度位置更高的方式，设定硅膜PS2b的堆积膜厚，例如，使硅膜PS2b的堆积膜厚成为150〜250nm左右。[0258]硅膜PS2b是导入有p型杂质的p型的硅膜掺杂多晶硅膜）。通过在成膜用的气体中包含掺杂气体P型杂质添加用的气体），能够在硅膜PS2b的成膜时对硅膜PS2b导入p型杂质，但作为其它方式，还能够在非掺杂的硅膜PS2b的成膜之后用离子注入在硅膜PS2b中导入P型杂质。[0259]另外，还能够在娃膜PS2b的成膜之前，利用SPMSulfuricacid-HydrogenPeroxideMixture，硫酸-过氧化氢混合物进行洗净处理等，而在硅膜PS2a的表面上形成极薄的氧化膜氧化硅膜），之后对硅膜PS2b进行成膜。在该情况下，薄的氧化膜位于硅膜PS2b与硅膜PS2a的界面，但由于该氧化膜非常，所以能够实现硅膜PS2b与硅膜PS2a之间的电传导。在薄的氧化膜位于硅膜PS2b与硅膜PS2a的界面的情况下，该氧化膜能够起到防止硅膜PS2b中的p型杂质和硅膜PS2a中的n型杂质的相互扩散的作用。[0260]接下来，如图46所示，通过利用CMP法等对硅膜PS2b进行研磨处理，使硅膜PS2b的上表面平坦化。该硅膜PS2b的研磨工序与上述硅膜PS2的研磨工序（图16的工序基本上相同。[0261]接下来，如图47所示，对硅膜PS2b进行蚀刻，来降低硅膜PS2b的上表面的高度。降低该硅膜PS2b的上表面的高度的蚀刻工序其手法自身与上述实施方式1的上述图17的工序相同。由此，硅膜PS2b的上表面在相对半导体基板SB的主面垂直的方向上后退（下降），硅膜PS2b的上表面的高度位置比层叠体LM1的上表面的高度位置低。在该阶段中，更优选硅膜PS2b的上表面的高度位置与构成层叠体LM1的虚设控制栅电极DG的上表面的高度位置大致相同。因此，成为层叠体LM1的一部分盖绝缘膜CP1和其表面的绝缘膜MZ从硅膜PS2b的平坦的上表面向上方突出的状态。此外，在该阶段中，硅膜PS2b的上表面也平坦。[0262]本实施方式2中的图47的阶段与上述实施方式1中的上述图17的阶段对应。本实施方式2中的图47的构造与上述实施方式1中的上述图17的构造的不同点在于，上述图17的构造中的P型的硅膜PS2在图47的构造中被置换为n型的硅膜PS2a和其上的p型的硅膜PS2b的层叠膜PS2c这点。除此以外，本实施方式2中的图47的构造与上述实施方式1中的上述图17的构造基本上相同。此外，层叠膜PS2c是具有平坦的上表面的硅膜PS2a和在该硅膜PS2a的平坦的上表面上形成的硅膜PS2b的层叠膜，硅膜PS2b的上表面也平坦。另外，p型的硅膜PS2b的适合的p型杂质浓度与上述实施方式1中的P型的硅膜PS2的情况相同。[0263]关于以后的工序，本实施方式2也与上述实施方式1大致相同。因此，其以后，与上述实施方式1大致同样地，进行上述实施方式1的上述图18〜图34的工序。因此，关于其以后的工序的说明，在上述实施方式1的上述图18〜图34的工序的说明中，如果将“娃膜PS2”改写为“层叠膜PS2c”，则还能够应用于本实施方式2,所以在此其重复的说明大致省略，但以下说明特征性的部分。[0264]图48示出与上述实施方式1的上述图2〇相同的工序阶段。在本实施方式2中，代替上述实施方式1中的硅膜PS2而使用层叠膜PS2c，所以如图48所示，存储器栅电极MG由n型的硅膜PS2a和其上的p型的硅膜PS2b的层叠膜PS2c形成。构成存储器栅电极MG的硅膜PS2a具有平坦的上表面，由硅膜PS2a和在硅膜PS2a的平坦的上表面上形成的硅膜PS2b的层叠膜PS2c，形成存储器栅电极MG。因此，在图48中，层叠体LM2a包括由n型的硅膜PS2a和p型的硅膜PS2b的层叠膜PS2c构成的存储器栅电极MG以及其上的盖绝缘膜CP2，盖绝缘膜CP2配置于构成存储器栅电极MG的桂膜PS2b上。[0265]图49示出与上述实施方式1的上述图26相同的工序阶段，图50示出与上述实施方式1的上述图27相同的工序阶段。将上述实施方式1中的与“图26的研磨工序”相当的工序，在本实施方式2中，称为“图49的研磨工序”。另外，将上述实施方式1中的与“图27的蚀刻工序”相当的工序在本实施方式2中，称为“图50的蚀刻工序”。[0266]在本实施方式2中，在进行与图26的研磨工序相当的图49的研磨工序时，如图49所示，虚设控制栅电极DG以及存储器栅电极MG的各上表面露出，但构成存储器栅电极MG的硅膜PS2b的上表面露出，构成存储器栅电极MG的硅膜PS2a不露出。除此以外，本实施方式2中的图49的研磨工序也与上述实施方式1中的图26的研磨工序相同，所以在此其重复的说明省略。[0267]另外，在本实施方式2中，在进行与图27的蚀刻工序相当的图50的蚀刻工序时，如图50所示，虚设控制栅电极DG被选择性地蚀刻而去除。[0268]在构成存储器栅电极MG的硅膜PS2b的上表面和虚设控制栅电极DG的上表面）露出的状态下，进行图50的蚀刻工序。因此，在本实施方式2中，在图50的蚀刻工序中，在相比于由非掺杂或者n型的硅膜构成的虚设控制栅电极DG，构成存储器栅电极MG的p型的硅膜PS2b不易被蚀刻的条件下，进行蚀刻。更具体而言，在图50的蚀刻工序中，在相比于虚设控制栅电极DG，构成存储器栅电极MG的p型的硅膜PS2b、绝缘膜GF、绝缘膜MZ、侧壁间隔物SW以及层间绝缘膜IL1不易被蚀刻的条件下，进行蚀刻。由此，能够在图50的蚀刻工序中，对虚设控制栅电极DG选择性地进行蚀刻来去除。在图50的蚀刻工序中，构成存储器栅电极MG的n型的硅膜PS2a被p型的硅膜PS2b覆盖而未露出，所以不会被蚀刻。除此以外，本实施方式2中的图50的蚀刻工序也与上述实施方式1中的图50的蚀刻工序相同，所以重复的说明省略。[0269]图51示出与上述实施方式1的上述图31相同的工序阶段，图52示出与上述实施方式1的上述图34相同的工序阶段。[0270]在本实施方式2中，也与上述实施方式1同样地，如图51所示，在存储器栅电极MG的上部表层部形成金属硅化物层SC2。但是，在本实施方式2的情况下，如图51所示，金属硅化物层SC2形成于构成存储器栅电极MG的硅膜PS2b的上部表层部）。除此以外，本实施方式2中的金属硅化物层SC2形成工序与上述实施方式1中的金属硅化物层SC2形成工序相同，所以重复的说明省略。[0271]在本实施方式2的情况下，在制造出的半导体装置中，如图52所示，存储器栅电极MG由n型的硅膜PS2a和硅膜PS2a上的p型的硅膜PS2b的层叠膜构成，在构成存储器栅电极MG的P型的硅膜PS2b的上部表层部形成有金属硅化物层SC2。该金属硅化物层MC2与构成存储器栅电极MG的硅膜PS2b相接，但未与构成存储器栅电极MG的硅膜PS2a相接。除此以外，本实施方式2的半导体装置的构造（图52与上述实施方式1的半导体装置的构造（图1〜图5以及图34相同，所以重复的说明省略。[0272]在上述实施方式1中，在制造出的半导体装置中，利用p型硅膜形成存储器栅电极MG整体。然而，根据特性、可靠性、或者、动作方法等的要求，可能有希望利用n型的硅膜形成存储器栅电极MG的情况，在这样的情况下，优选应用本实施方式2。例如，相比于存储器栅电极由P型硅构成的情况，在由n型硅构成的情况下，能够降低存储器晶体管的阈值电压。[0273]在本实施方式2中，在制造出的半导体装置中，利用n型的硅膜PS2a形成存储器栅电极MG的下部，所以能够满足希望利用n型的硅膜形成存储器栅电极的情况的要求。例如，在本实施方式2中，存储器栅电极MG的下部由n型的硅膜PS2a形成，所以相比于存储器栅电极MG整体由p型硅膜形成的上述实施方式1的情况，能够降低存储器晶体管的阈值电压。因此，在希望降低存储器晶体管的阈值电压的情况等下，本实施方式2适合。[0274]另外，在本实施方式2中，利用非掺杂或者n型的硅膜形成虚设控制栅电极DG，利用n型的硅膜PS2a和硅膜PS2a上的p型的硅膜PS2b的层叠膜形成存储器栅电极MG。由此，在图50的蚀刻工序中，即使在虚设控制栅电极DG和存储器栅电极MG的硅膜PS2b这两方露出的状态下进行蚀刻，也能够对虚设控制栅电极DG选择性地进行蚀刻来去除。因此，无需形成与上述光致抗蚀剂图案PR101相当的部分，能够在抑制或者防止存储器栅电极MG被蚀刻的同时，可靠地去除虚设控制栅电极DG。因此，在本实施方式2中，也能够得到如在上述实施方式1中说明的效果。[0275]另外，在本实施方式2的情况下，通过利用n型的硅膜PS2a和硅膜PS2a上的p型的硅膜PS2b的层叠膜形成存储器栅电极MG，除了与图50的蚀刻工序关联的效果以外，还能够得到如以下的效果。[0276]即，在p型硅膜上和〇型硅膜上，分别用自对准硅化物工艺形成金属硅化物层的情况下，处于在P型硅膜上形成的金属硅化物层的一方相比于在n型硅膜上形成的金属硅化物层，薄层电阻更低的倾向。另外，处于在p型硅膜上形成的金属硅化物层的一方相比于在〇型石圭膜上形成的金属硅化物层，厚度更薄的倾向。因此，相比于利用n型硅膜形成存储器栅电极整体的情况，在如本实施方式2所述，利用n型的硅膜PS2a和其上的p型的硅膜PS2b的层叠膜形成存储器栅电极MG的情况下，能够进一步降低在存储器栅电极MG的上部形成的金属娃化物j^SC2的薄层电阻。由此，能够降低存储器栅电极MG的电阻，能够实现半导体装置的性能提高、例如动作速度的提高。另外，相比于利用n型硅膜形成存储器栅电极整体的情况，在利用n型的硅膜PS2a和其上的p型的硅膜PS2b的层叠膜形成存储器栅电极MG的情况本实施方式2下，更易于控制在存储器栅电极MG的上部形成的金属硅化物层SC2的厚度，能够降低金属娃化物层SC2接触到控制栅电极CG的风险。由此，能够进一步提高半导体装置的可靠性。[0277]以上，根据其实施方式具体地说明了由本发明者完成的发明，但本发明不限定于所述实施方式，当然能够在不脱离其要旨的范围内进行各种变更。

权利要求：1.一种半导体装置的制造方法，该半导体装置具备非易失性存储器的存储器单元，所述半导体装置的制造方法具有：a准备半导体基板的工序；0在所述半导体基板上隔着第一绝缘膜形成虚设栅电极的工序；c以与所述虚设栅电极相邻的方式，在所述半导体基板上隔着在内部具有电荷蓄积部的第二绝缘膜形成所述存储器单元用的第一栅电极的工序；d以覆盖所述虚设栅电极及所述第一栅电极的方式形成第一层间绝缘膜的工序；⑹研磨所述第一层间绝缘膜，使所述虚设栅电极及所述第一栅电极露出的工序；f在所述e工序之后，通过蚀刻去除所述虚设栅电极的工序;以及g在第一槽内形成所述存储器单元用的第二栅电极的工序，所述第一槽是在所述f工序中被去除了所述虚设栅电极的区域，所述虚设栅电极由非掺杂或者n型的硅膜构成，所述第一栅电极由P型的硅膜构成，在所述f工序中，在所述虚设栅电极和所述第一栅电极露出的状态下，在所述第一栅电极比所述虚设栅电极不易被蚀刻的条件下进行蚀刻，去除所述虚设栅电极。2.根据权利要求1所述的半导体装置的制造方法，其中，所述虚设栅电极由n型的硅膜构成。3.根据权利要求2所述的半导体装置的制造方法，其中，所述虚设栅电极的n型杂质浓度是1Xl〇2Qcm3以上。4.根据权利要求1所述的半导体装置的制造方法，其中，所述第一栅电极的P型杂质浓度是1Xl〇2Qcm3以上。5.根据权利要求1所述的半导体装置的制造方法，其中，在所述f工序中，通过湿蚀刻去除所述虚设栅电极。6.根据权利要求1所述的半导体装置的制造方法，其中，在所述f工序中，通过使用氨水的湿蚀刻，去除所述虚设栅电极。7.根据权利要求1所述的半导体装置的制造方法，其中，在所述f工序中，通过使用APM的第一湿蚀刻处理和所述第一湿蚀刻处理之后的使用氨水的第二湿蚀刻处理，去除所述虚设栅电极。8.根据权利要求1所述的半导体装置的制造方法，其中，在所述（c工序中形成的所述第一栅电极隔着所述第二绝缘膜与所述虚设栅电极相邻。9.根据权利要求8所述的半导体装置的制造方法，其中，在所述f工序中，在所述虚设栅电极和所述第一栅电极露出的状态下，在所述第一栅电极、所述第一绝缘膜、所述第二绝缘膜以及所述第一层间绝缘膜比所述虚设栅电极不易被蚀刻的条件下进行蚀刻，去除所述虚设栅电极。10.根据权利要求1所述的半导体装置的制造方法，其中，所述第二栅电极是金属栅电极。11.根据权利要求1〇所述的半导体装置的制造方法，其中，在所述g工序中，在所述第一槽中，隔着高介电常数绝缘膜形成所述第二栅电极。12.根据权利要求1所述的半导体装置的制造方法，其中，在所述b工序中，在所述半导体基板上，隔着所述第一绝缘膜形成具有所述虚设栅电极和所述虚设栅电极上的第一盖绝缘膜的第一层叠体，在所述c工序中，以与所述第一层叠体隔着所述第二绝缘膜相邻的方式，在所述半导体基板上，隔着所述第二绝缘膜形成具有所述第一栅电极和所述第一栅电极上的第二盖绝缘膜的第二层叠体，在所述d工序中，以覆盖所述第一层叠体以及所述第二层叠体的方式，形成所述第一层间绝缘膜，在所述e工序中，研磨所述第一层间绝缘膜和所述第一盖绝缘膜及第二盖绝缘膜，使所述虚设栅电极以及所述第一栅电极露出。13.根据权利要求1所述的半导体装置的制造方法，其中，在所述c工序之后且在所述d工序之前，还具有：cl通过离子注入法，将所述存储器单元的源极或者漏极用的第一半导体区域形成于所述半导体基板的工序。14.根据权利要求1所述的半导体装置的制造方法，其中，所述第一栅电极由n型的第一硅膜和所述第一硅膜上的p型的第二硅膜的层叠膜构成，在所述f工序中，在所述虚设栅电极和所述第一栅电极的所述第二硅膜露出的状态下，在所述第一栅电极的所述第二硅膜比所述虚设栅电极不易被蚀刻的条件下进行蚀刻，去除所述虚设栅电极。15.根据权利要求14所述的半导体装置的制造方法，其中，所述虚设栅电极由n型的硅膜构成。16.根据权利要求14所述的半导体装置的制造方法，其中，还具有：〇i在所述g工序之后，在所述第一栅电极的所述第二硅膜的上部形成金属硅化物层的工序。17.根据权利要求1所述的半导体装置的制造方法，其中，在所述a工序之后且在所述⑹工序之前，还具有：al在所述半导体基板的上表面形成突出部的工序，其中该突出部由所述半导体基板的一部分构成，在沿着所述半导体基板的上表面的第一方向上延伸；以及a2在所述半导体基板上，以包围所述突出部的方式形成元件分离膜的工序，在所述b工序中，在所述半导体基板的所述突出部上，隔着所述第一绝缘膜形成所述虚设栅电极，在所述c工序中，以与所述虚设栅电极隔着所述第二绝缘膜相邻的方式，在所述半导体基板的所述突出部上隔着所述第二绝缘膜形成所述第一栅电极。18.一种半导体装置，具备非易失性存储器的存储器单元，所述半导体装置具有：半导体基板；第一栅电极，在所述半导体基板上隔着在内部具有电荷蓄积部的第一栅极绝缘膜而形成，构成所述存储器单元;以及第二栅电极，在所述半导体基板上隔着第二栅极绝缘膜而形成，与所述第一栅电极隔着所述第二栅极绝缘膜相邻，构成所述存储器单元，所述第二栅电极是金属栅电极，所述第一栅电极由n型的第一硅膜和所述第一硅膜上的p型的第二硅膜的层叠膜构成，在构成所述第一栅电极的所述第二硅膜的上部形成有金属硅化物层。19.根据权利要求18所述的半导体装置，其中，所述金属物层未与賊麟第—腦麵臟第—雜相接。

百度查询： 瑞萨电子株式会社 半导体装置的制造方法和半导体装置

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD