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【发明授权】全包覆式栅极结构及其制造方法_台湾积体电路制造股份有限公司_201810599213.9 

申请/专利权人:台湾积体电路制造股份有限公司

申请日:2018-06-12

公开(公告)日:2023-05-26

公开(公告)号:CN109728092B

主分类号:H01L29/78

分类号:H01L29/78;H01L29/423;H01L27/092

优先权:["20171030 US 15/798,228"]

专利状态码:有效-授权

法律状态:2023.05.26#授权;2020.05.29#实质审查的生效;2019.05.07#公开

摘要:本公开提供一种包括第一晶体管的全包覆式栅极结构。所述第一晶体管包括:半导体衬底,其具有顶部表面;第一纳米线,其在所述半导体衬底的所述顶部表面上方且在第一源极与第一漏极之间;第一栅极结构,其在所述第一纳米线周围;内间隔件,其在所述第一栅极结构与所述第一源极和所述第一漏极之间;和隔离层,其在所述半导体衬底的所述顶部表面与所述第一源极和所述第一漏极之间。本公开还提供一种用于制造本文中所描述的所述全包覆式栅极结构的方法。

主权项:1.一种全包覆式栅极结构,其包含:第一晶体管,其包含:半导体衬底,其具有顶部表面;第一鳍片,其延伸自所述半导体衬底;第一纳米结构,其在所述第一鳍片上方且在第一源极与第一漏极之间,其中所述第一源极和所述第一漏极在所述第一纳米结构的纵向端部处,且所述第一纳米结构在隔离结构上方延伸;第一栅极结构,其在所述第一纳米结构周围;内间隔件,其在所述第一栅极结构与所述第一源极之间;及隔离层,其在所述半导体衬底的所述顶部表面与所述第一源极和所述第一漏极之间,其中所述隔离层与所述第一鳍片的经延伸顶部表面直接接触,且其中所述内间隔件及所述隔离层由相同材料组成,且所述隔离层与所述内间隔件直接接触。

全文数据:全包覆式栅极结构及其制造方法技术领域本发明实施例涉及全包覆式栅极结构及其制造方法。背景技术晶体管例如FinFET晶体管包含源极区、漏极区和源极区与漏极区之间的沟道区。所述晶体管包含控制沟道区以操作所述晶体管的栅极区。栅极区可形成于沟道区的一或多个表面周围,此为栅极区提供对沟道区的增强控制,因为所述晶体管可由3D栅极区域控制,而非仅由与2D平面晶体管相关联的2D栅极区域控制。发明内容本发明的一实施例涉及一种全包覆式栅极结构,其包含:第一晶体管,所述第一晶体管包含:半导体衬底,其具有顶部表面;第一纳米线,其在所述半导体衬底的所述顶部表面上方且在第一源极与第一漏极之间;第一栅极结构,其在所述第一纳米线周围;内间隔件,其在所述第一栅极结构与所述第一源极之间;和隔离层,其在所述半导体衬底的所述顶部表面与所述第一源极和所述第一漏极之间。本发明的一实施例涉及一种半导体结构,其包含第一晶体管,所述第一晶体管包含:半导体衬底,其具有顶部表面;多个第一纳米线,其等在所述半导体衬底的所述顶部表面上方;第一源极,其包覆所述多个第一纳米线;和隔离层,其与所述半导体衬底的所述顶部表面接触,其中所述隔离层使所述多个第一纳米线的底部纳米线与所述半导体衬底的所述顶部表面分离。本发明的一实施例涉及一种用于形成半导体结构的方法,其包含:在衬底上方形成第一纳米线材料和第二纳米线材料堆叠;图案化所述第一纳米线材料和第二纳米线材料堆叠与所述衬底以形成通过隔离而彼此分离的半导体鳍片;在所述半导体鳍片上方正交地形成虚设栅极;选择性地去除未由所述虚设栅极覆盖的所述第一纳米线材料,由此界定第二纳米线;在由所述虚设栅极覆盖的所述第一纳米线材料上方和所述第二纳米线上方保形地沉积介电质;形成覆盖所述介电质的氧化物层;各向异性地蚀刻所述介电质和所述氧化物层,由此在所述各向异性蚀刻之后形成由剩余介电质和剩余氧化物层组成的底部间隔件。附图说明在随附图式的图中通过实例且非限制地绘示一或多项实施例,其中具有相同元件符号名称的元件从始至终表示类似元件。除非另有公开,否则所述图式不按比例绘制。图1是展示根据本公开的一些实施例的半导体结构的3D透视图。图2是展示根据本公开的一些实施例的半导体结构的3D透视图。图3A和图3B分别是根据本公开的一些实施例的PFET和NFET在X方向上的剖面图。图4A是根据本公开的一些实施例的PFET在Y方向上的剖面图。图4B是根据本公开的一些实施例的NFET在Y方向上的剖面图。图5A和图5B分别是根据本公开的一些实施例的PFET和NFET在Y方向上的剖面图。图6A到6C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。图7A到7C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。图8A到8C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。图9A到9C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。图10A到10C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。图11A到11C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。图12A到12C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。图13A到13C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。图14A到14C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。图15A到15C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。图16A到16C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。图17A到17C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。图18A到18C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。图19A到19C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。图20A到20C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。图21A到21C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。图22A到22C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。图23A到23C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。图24A到24C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。图25A到25C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。具体实施方式下文详细论述本公开的实施例的制成和使用。然而,应明白,实施例提供可在广泛多种特定背景中体现的诸多适用发明概念。所论述的特定实施例仅绘示用以制成和使用实施例的特定方法,且不限制本公开的范围。贯穿各个视图和阐释性实施例,使用类似元件符号以指定类似元件。现将详细参考随附图式中所绘示的示范性实施例。在任何可能情况下,相同元件符号在图式和描述中用以指代相同或类似部件。在图式中,为清晰和方便起见,可放大形状和厚度。此描述将尤其关于形成根据本公开的设备的部分或与根据本公开的设备更直接协作。应理解,未具体展示或描述的元件可采用各种形式。贯穿本说明书对“一项实施例”或“一实施例”的引用意味着结合所述实施例所描述的特定特征、结构或特性包括于至少一项实施例中。因此,在贯穿本说明书的各个位置处出现短语“在一项实施例中”或“在一实施例中”未必皆指代相同实施例。此外,可在一或多项实施例中以任何适合方式组合特定特征、结构或特性。应明白,下列图不按比例绘制;相反,此些图仅打算用于图解。此外,为便于描述,空间相关术语例如“下面”、“下方”、“下”、“上方”、“上”等等可在本文中用以描述一个元件或特征与若干另一元件或特征的关系,如图中所绘示。除图中所描绘的定向外,空间相关术语还打算涵盖使用中或操作中的装置的不同定向。所述设备可以其它方式定向旋转90度或呈其它定向且据此可同样地解译本文中所使用的空间相关描述符。可通过任何适合方法而图案化全包覆式栅极GAA晶体管结构。例如,可使用一或多种光刻程序包括双重图案化或多重图案化程序图案化所述结构。一般来说,双重图案化或多重图案化程序组合光刻程序和自对准程序,从而允许产生具有小于原本可使用单个、直接光刻程序获得的节距的图案。例如,在一项实施例中,使用光刻程序在衬底上方形成牺牲层且图案化所述牺牲层。使用自对准程序在经图案化牺牲层旁边形成间隔件。接着去除牺牲层,且接着可使用剩余间隔件以图案化GAA结构。随着MOSFET金属氧化物半导体场效应晶体管的尺寸不断缩减,源极与漏极之间的沟道的经减小长度引起归因于沟道中的电场强度增大的非所要副作用短沟道效应。常常产生大关断状态泄漏电流例如,沟道穿通泄漏电流和反向偏压p-n结泄漏且使装置待用效能降级。由于离子注入是归因于能量离子的物理冲击的毁坏-产生技术,所注入结晶硅的热退火对提供成品装置的良好电特性至关重要。如果任何剩余、残余注入毁坏位于结空乏区附近,那么所述毁坏在被制成电活性时可增强反向偏压结泄漏电流。沟道穿通是其中甚至在平衡时源极和漏极的空乏层透过衬底彼此连接的条件。在低栅极电压下,穿通电流通过电场从漏极注入通过固有电位的鞍点而到漏极区中。效应是MOSFET过早崩溃。通常,应用抗穿通APT注入以减轻沟道穿通泄漏电流和反向偏压p-n结泄漏,然而,随着装置的规模缩小,从效率和制造的角度来看,APT注入的效率受到挑战。此外,在紧靠沟道区的区中应用APT注入,因此,沟道区的结构完整性容易毁坏。全包覆式栅极MOSFET结构是以具有多个纳米线沟道的3D栅极区域为特征。本公开提供一种在源极漏极和井衬底界面处形成隔离层的结构和制造方法来代替接近于沟道区应用APT注入,由此抑制全包覆式栅极MOSFET结构中的穿通泄漏电流和反向偏压p-n结泄漏。本公开中所提供的结构通过在衬底井和包层源极漏极界面处形成额外隔离层而消除在制造操作期间通常应用的APT注入。额外隔离层可容易在无额外掩模操作的情况下集成到当前全包覆式栅极MOSFET中,此以具成本效益的方式有效地减少穿通泄漏电流和反向偏压p-n结泄漏。在全包覆式栅极MOSFET的技术中,包括III族和V族材料的若干材料系统是当前已知的且应涵盖于本公开的预期范围内。例如,在硅衬底上,通常针对NFET采用Si纳米线且针对PFET采用SiGe纳米线。在GaAs衬底上,通常针对NFET采用GaAs纳米线且针对PFET采用InGaAs纳米线。在GeGaAs衬底上,通常针对NFET采用Ge纳米线且针对PFET采用GaAs纳米线。出于简洁目的,本公开仅提供Si纳米线和SiGe纳米线材料系统的图解和详细描述。相同发明概念可应用于所讨论的不同半导体材料系统。参考图1,图1是展示根据本公开的一些实施例的半导体结构10的3D透视图。在一些实施例中,半导体结构10是具有SiGe纳米线的p型FinFET。半导体结构10包括衬底100或半导体鳍片的一部分。在一些实施例中,衬底100包括硅,且衬底100是根据包括通过隔离结构101例如浅沟槽隔离STI分离的一或多个硅鳍片的FinFET布置而形成。例如,第一鳍片100A和第二鳍片100B形成于衬底100上。在一实例中,隔离结构101具有在约60nm到约120nm之间的深度。半导体结构10进一步包括沿第一鳍片100A的纵向方向X方向的多个SiGe纳米线102,其等在SiGe纳米线102的两侧处连接源极漏极105。金属栅极103沿第一鳍片100A的横向方向Y方向位于第一鳍片100A、第二鳍片100B和SiGe纳米线102上方。在一些实施例中,金属栅极103正交地跨越第一鳍片100A、第二鳍片100B和其对应SiGe纳米线。进一步详细地说,金属栅极103填充于相邻SiGe纳米线102之间,如图1的半导体结构10中所展示。在沿第一鳍片100A的纵向方向或沿X方向剖切的剖面上,隔离层107被展示为介于衬底100或半导体鳍片与多个SiGe纳米线102的底部之间的隔离层107。在沿第一鳍片100A的横向方向或沿Y方向剖切的剖面上,在源极漏极105位置处,隔离层107被展示为介于衬底100或半导体鳍片与多个SiGe纳米线102的底部之间。尽管在此实施例中,隔离层107与底部SiGe纳米线102B的底部表面接触,但本公开的所提出隔离层107无须与底部SiGe纳米线102B的底部表面接触,且可代替地与源极漏极105接触。可在本公开的图4A中发现进一步细节。参考图2,图2是展示根据本公开的一些实施例的半导体结构20的3D透视图。在一些实施例中,半导体结构20是具有Si纳米线的n型FinFET。半导体结构20包括衬底100或半导体鳍片的一部分。在一些实施例中,衬底100包括硅,且衬底100是根据包括通过隔离结构101例如浅沟槽隔离STI分离的一或多个硅鳍片的FinFET布置而形成。例如,第一鳍片100A和第二鳍片100B形成于衬底100上。在一实例中,隔离结构101具有在约60nm到约120nm之间的深度。半导体结构20进一步包括沿第一鳍片100A的纵向方向X方向的多个Si纳米线102',其等在Si纳米线102'的两侧处连接源极漏极105'。金属栅极103'沿第一鳍片100A的横向方向Y方向位于第一鳍片100A、第二鳍片100B和Si纳米线102'上方。在一些实施例中,金属栅极103'正交地跨越第一鳍片100A、第二鳍片100B和其对应Si纳米线。进一步详细地说,金属栅极103'填充于相邻Si纳米线102'之间,如图2的半导体结构20中所展示。在沿第一鳍片100A的纵向方向或沿X方向剖切的剖面上,隔离层107'被展示为介于衬底100或半导体鳍片与多个Si纳米线102'的底部之间。在沿第一鳍片100A的横向方向或沿Y方向剖切的剖面上,在源极漏极105'位置处,隔离层107'被展示为介于衬底100或半导体鳍片与多个Si纳米线102'的底部之间。在本半导体结构20中,所提出的隔离层107'不与底部Si纳米线102B'的底部表面接触,且与源极漏极105'接触。可在本公开的图4B中发现进一步细节。参考图3A,图3A是PFET的半导体鳍片上沿X方向剖切的剖面图。图3A展示作为第一晶体管的一部分的全包覆式栅极结构10X。全包覆式栅极结构10X包括半导体衬底100和半导体衬底100上方的多个SiGe纳米线102。在多个SiGe纳米线102当中,其等的底部被指定为最接近于半导体衬底100的顶部表面100T的底部SiGe纳米线102B。多个SiGe纳米线102在两侧处接达源极漏极105。栅极103具有所有SiGe纳米线102上方的一部分和填充于垂直相邻SiGe纳米线102之间的另一部分。由隔离材料组成的内间隔件106使源极漏极105与填充于SiGe纳米线102之间的栅极103的部分分离。如图3A中所展示,内间隔件106通过顺应填充于SiGe纳米线102之间的栅极103的部分的侧壁和顺应相邻SiGe纳米线102的顶部和底部表面而具有C形。同样在图3A中所展示,隔离层107形成于源极漏极105与衬底的顶部表面100T之间。在一些实施例中,隔离层107形成于底部SiGe纳米线102B与衬底的顶部表面100T之间。在一些实施例中,隔离层107与底部SiGe纳米线102B和衬底的顶部表面100T物理接触。在其它实施例中,隔离层107与衬底的顶部表面100T物理接触但不与底部SiGe纳米线102B物理接触。在一些实施例中,隔离层107和内间隔件106是由提供隔离功能的大体上相同材料例如氮化物材料组成。在一些实施例中,SiGe纳米线102的厚度T1是在从约3nm到约13nm的范围中。在一些实施例中,填充于垂直相邻SiGe纳米线102之间的栅极103的部分的厚度H1可相当于例如在从约3nm到约13nm的范围中的SiGe纳米线102的厚度T1。参考图3B,图3B是NFET的半导体鳍片上沿X方向剖切的剖面图。图3B展示作为形成于与第一晶体管相同的衬底上的第二晶体管的一部分的全包覆式栅极结构20X。全包覆式栅极结构20X包括半导体衬底100和半导体衬底100上方的多个Si纳米线102'。在多个Si纳米线102'当中,其等的底部被指定为最接近于半导体衬底100的顶部表面100T的底部Si纳米线102B'。多个Si纳米线102'在两侧处接达源极漏极105'。栅极103'具有所有Si纳米线102'上方的一部分和填充于垂直相邻Si纳米线102'之间的另一部分。由隔离材料组成的内间隔件106'使源极漏极105'与填充于Si纳米线102'之间的栅极103'的部分分离。如图3B中所展示,内间隔件106'通过顺应填充于Si纳米线102'之间的栅极103'的部分的侧壁和顺应相邻Si纳米线102'的顶部和底部表面而具有C形。同样在图3B中所展示,隔离层107'形成于源极漏极105'与衬底的顶部表面100T之间。在一些实施例中,隔离层107'与衬底的顶部表面100T和源极漏极105'物理接触。在其它实施例中,隔离层107'与环绕底部Si纳米线102B'的内间隔件106'物理接触。例如,隔离层107'是内间隔件106'的C形的底部支脚的延伸部。在一些实施例中,隔离层107'和内间隔件106'是由提供隔离功能的大体上相同材料例如氮化物材料组成。在一些实施例中,Si纳米线102'的厚度T1'是在从约3nm到约13nm的范围中。在一些实施例中,填充于垂直相邻Si纳米线102'之间的栅极103'的部分的厚度H1'可相当于例如在从约3nm到约13nm的范围中的Si纳米线102'的厚度T1'。参考图4A,图4A是沿图3A的虚线AA'、沿PFET的Y方向剖切的剖面图。虚线AA'被绘示为对准于内间隔件106的C形端子。图3A绘示具有垂直堆叠于半导体衬底100或半导体鳍片100A或100B上方的多个SiGe纳米线102的半导体结构10Y。SiGe纳米线102的各者的周边由内间隔件106环绕。环绕底部SiGe纳米线102B的底部表面的内间隔件106与半导体鳍片100B的顶部表面100T上方的隔离层107接触。在一些实施例中,半导体鳍片100B的顶部表面100T与底部SiGe纳米线102B的底部表面之间的空间S1大于环绕SiGe纳米线102的内间隔件106的厚度D1。在一些实施例中,厚度D1大体上相同于隔离层107的厚度。空间S1被确定为大于厚度D1以允许内间隔件106和隔离层107以目标厚度D1沉积或形成于空间S1中。尽管图4A中未绘示,但在一些实施例中,如果空间S1大于厚度D1的2倍,那么源极漏极105可形成于半导体鳍片100B的顶部表面100T与底部SiGe纳米线102B的底部表面之间。参考图4B,图4B是沿图3B的虚线BB'、沿NFET的Y方向剖切的剖面图。虚线BB'被绘示为对准于内间隔件106'的C形端子。图3B绘示具有垂直堆叠于半导体衬底100或半导体鳍片100A或100B上方的多个Si纳米线102'的半导体结构20Y。Si纳米线102'的各者的周边由内间隔件106'环绕。环绕底部Si纳米线102B'的底部表面的内间隔件106'不与半导体鳍片100B的顶部表面100T上方的隔离层107接触。在一些实施例中,半导体鳍片100B的顶部表面100T与底部Si纳米线102B'的底部表面之间的空间S2大于环绕Si纳米线102'的内间隔件106'的厚度D2的2倍。在一些实施例中,厚度D2大体上相同于隔离层107的厚度。空间S2被确定为至少大于厚度D2的2倍以允许随后沉积但在最终产品中去除的氧化物层进入内间隔件涂覆的底部Si纳米线102B'与半导体鳍片100B的隔离层涂覆的顶部表面100T之间的空间。氧化物层的成功进入对所要最终结构至关重要,因为所述氧化物层用作硬掩模以防止在后续湿式蚀刻操作期间去除顶部表面100T上方的隔离层107。在本公开的图20A到图23C中进一步论述制造操作的细节。参考图5A,图5A是沿图3A的虚线CC'、沿PFET的Y方向剖切的剖面图。虚线CC'被绘示为对准于由ILD109重叠的源极漏极105的一部分。图5A绘示具有垂直堆叠于半导体衬底100或半导体鳍片100A或100B上方的多个SiGe纳米线102的半导体结构10Y'。由于剖切线未通过内间隔件106,所以SiGe纳米线102的各者的周边直接由源极漏极105环绕。图5A中所展示的源极漏极105因限制某些特定晶体方向上的外延生长速率而具有刻面边界。在其中半导体鳍片100B的顶部表面100T与底部SiGe纳米线102B的底部表面之间的空间S1等于隔离层107的厚度D1的一些实施例中,隔离层107可与底部SiGe纳米线102B的底部接触。在其中半导体鳍片100B的顶部表面100T与底部SiGe纳米线102B的底部表面之间的空间S1大于隔离层107的厚度D1的其它实施例中,隔离层107可不与底部SiGe纳米线102B的底部接触。代替地,源极漏极105在隔离层107与底部SiGe纳米线102B的底部之间间隔。参考图5B,图5B是沿图3B的虚线DD'、沿NFET的Y方向剖切的剖面图。虚线DD'被绘示为对准于由ILD109重叠的源极漏极105的一部分。图5B绘示具有垂直堆叠于半导体衬底100或半导体鳍片100A或100B上方的多个Si纳米线102'的半导体结构20Y'。由于剖切线未通过内间隔件106,所以Si纳米线102'的各者的周边直接由源极漏极105'环绕。图5B中所展示的源极漏极105'因限制某些特定晶体方向上的外延生长速率而具有刻面边界。在其中半导体鳍片100B的顶部表面100T与底部Si纳米线102B'的底部表面之间的空间S1大于隔离层107'的厚度D1的2倍的一些实施例中,隔离层107'不与底部Si纳米线102B'的底部接触,代替地,隔离层107'与底部Si纳米线102B'下方的源极漏极105'接触。图6A到图17C分别是根据本公开的一些实施例的在制造操作的中间阶段期间的p型全包覆式栅极结构或PFET。各中间阶段由三个透视图表示:3D透视图、PFET的半导体鳍片上沿X方向剖切的剖面图和沿图6A的虚线CC'在PFET的Y方向剖切的剖面图。在图6A到6C中,于衬底100上方形成硅和硅化锗堆叠1023。例如,于衬底100上方形成第一硅和硅化锗堆叠1023。第一硅和硅化锗堆叠1023包括一或多个硅层和一或多个硅化锗层。例如,第一硅和硅化锗堆叠1023包括第一硅层1023A、第一硅化锗层1023A'、第二硅层1023B、第二硅化锗层1023B'、第三硅层1023C、第三硅化锗层1023C'、第四硅层1023D和第四硅化锗层1023D'。应明白,可形成任何数目个硅层或硅化锗层。在一实例中,硅化锗层包含在约20%到约50%之间的锗。接着图案化硅和硅化锗堆叠1023以形成通过STI101、第一衬层1001和第二衬层1002分离的半导体鳍片100A和100B。在鳍片100A、100B从STI101突出的部分上方且在STI101的顶部表面上方保形地形成输入输出IO氧化物层1003。在形成IO氧化物层1003之后,通过后续图案化操作而跨第一鳍片100A和第二鳍片100B正交地形成虚设栅极1030。虚设栅极1030是通过图案化技术形成的牺牲栅极,例如多晶硅栅极。如图6B中所展示,虚设栅极1030不直接接触图案化第一硅和硅化锗堆叠1023但与IO氧化物层1003直接接触。由于图6C是沿图6A的虚线CC'剖切,所以图6C中未展示虚设栅极1030。在图7A到7C中,去除未由虚设栅极1030掩模的IO氧化物层1003。如图7B中所展示,在当前氧化物蚀刻操作之后仅保留虚设栅极1030下方的IO氧化物层1003的部分。在图8A到8C中,在未由虚设栅极1030掩模的鳍片100A和100B上方保形地沉积密封间隔件1004。同样沉积密封间隔件1004以环绕虚设栅极1030的侧壁。在图9A到9C中,执行掩模蚀刻以从未由光阻剂1005覆盖的经图案化第一硅和硅化锗堆叠1023的一部分去除密封间隔件1004。如图9B中所展示,第一硅和硅化锗堆叠1023的顶部表面的一部分从密封间隔件1004暴露。此掩模蚀刻还去除STI表面上方的密封间隔件1004。在图9C中,STI101的顶部表面与第一硅和硅化锗堆叠1023的侧壁从先前沉积于其上的密封间隔件1004暴露。在图10A到10C中,执行选择性蚀刻以横向地去除经图案化硅堆叠1023A、1023B、1023C和1023D同时在最终结构中维持几乎不去除经图案化硅化锗堆叠1023A'、1023B'、1023C'和1023D'或SiGe纳米线102。在一些实施例中,选择性蚀刻在展示经图案化硅堆叠的刻面晶体表面111之后停止。如图10C中所展示,多个垂直堆叠SiGe纳米线102从经图案化硅堆叠1023A、1023B、1023C和1023D释放且彼此独立。底部SiGe纳米线102B的底部表面展示与鳍片100B的顶部表面100T的间距S1。在图11A到11C中,在密封间隔件1004的侧壁、经图案化硅堆叠1023A、1023B、1023C和1023D的刻面晶体表面111上方且环绕多个SiGe纳米线102保形地形成介电质层1006。在一些实施例中,介电质层1006包括隔离材料,例如,低k介电质或氮化硅。在本公开中,形成于经图案化硅堆叠1023A、1023B、1023C和1023D的刻面晶体表面111的侧壁处的介电质层1006的部分称为内间隔件106。在本公开中,形成于鳍片100A、100B或衬底100的顶部表面100T处的介电质层1006的部分称为隔离层107。如图11C中所展示,可根据相邻独立SiGe纳米线102之间的间隔或厚度H1确定最初沉积的介电质层1006的厚度D1。在一些实施例中,介电质层1006的厚度D1被选择为间隔或厚度H1的一半以使其适应间隔或厚度H1。在一些实施例中,间距S1应被设计为大于介电质层1006的厚度D1以允许介电质层1006进入间距S1且均匀地覆盖半导体鳍片100A、100B的顶部表面100T。在图12A到12C中,保形地形成氧化物层1007以环绕虚设栅极1030的侧壁、密封间隔件1004和介电质层1006。氧化物层1007还填充相邻独立SiGe纳米线102之间的间隔或厚度H1。如图12C中所展示,氧化物层1007环绕多个独立SiGe纳米线102以及在先前操作中覆盖于其上的介电质层1006。尽管图12C中未绘示,但在其中间距S1大于介电质层1006的厚度D1的2倍的情况下,氧化物层1007可进入半导体鳍片100A、100B的顶部表面100T与底部SiGe纳米线102B的底部之间的间距S1,因为间距S1足够宽敞以容纳介电质层1006的2个层一个层在底部SiGe纳米线102B的底部处,另一层在半导体鳍片100A、100B的顶部表面100T处以及额外氧化物层1007。在图13A到13C中,在介电质层1006和氧化物层1007上执行各向异性蚀刻。如图13B中所展示,在各向异性蚀刻之后,氧化物层1007的侧壁呈部分圆形。在图13C中,控制各向异性蚀刻以去除环绕于SiGe纳米线102的侧壁处的氧化物层1007和介电质层1006到底部间隔件1008形成为各向同性蚀刻操作的剩余部分的程度。底部间隔件1008由剩余氧化物层1007与底部SiGe纳米线102B的侧壁之间的剩余介电质层1006组成。底部间隔件1008的高度SP是从STI101顶部到间隔件1008顶部测量。在一些实施例中,控制底部间隔件1008以至少部分环绕底部SiGe纳米线102B。换句话说,如果距离CH是从STI101顶部到底部SiGe纳米线102B顶部测量,那么距离CH与高度SP之间的差应小于底部SiGe纳米线102B的厚度T1的正数。在图14A到14C中,执行各向同性蚀刻以去除介电质层1006未与半导体鳍片100A、100B的顶部表面100T接触的一部分。如图14B中所展示,通过各向同性蚀刻例如,去除低k或氮化物材料的湿式蚀刻操作而去除环绕SiGe纳米线102排除底部SiGe纳米线102B的介电质层1006。仅顶部表面100T与底部SiGe纳米线102B的底部之间的介电质层1006未通过各向同性蚀刻去除。介电质层1006的前述部分在最终结构中变成隔离层107。如先前所述,控制底部间隔件1008以至少部分环绕底部SiGe纳米线102B。底部间隔件1008的氧化物层1007用作隔离层107的硬掩模以防止在各向同性蚀刻操作期间完全去除剩余介电质层1006。在图15A到15C中,通过氧化物湿式蚀刻操作而去除底部间隔件1008和虚设栅极1030的侧壁处的剩余氧化物层1007。在图16A到16C中,例如透过外延生长技术在第一源极区和第一漏极区内形成源极漏极105,以针对硅化锗纳米线PFET产生第一源极和第一漏极。在一些实施例中,源极漏极105由SiGeB组成。如图16C中所展示,源极漏极105因限制某些特定晶体方向上的外延生长速率而拥有刻面边界。在图17A到17C中,形成取代栅极103以完成PFET。在去除虚设栅极1030与经图案化硅堆叠1023A、1023B、1023C和1023D之后,可在多个SiGe纳米线102周围和上方形成界面层材料、高k介电质材料、氮化钛罩盖材料、功函数金属层和钨栅极金属。进一步形成蚀刻停止层108和层间介电质ILD109以覆盖源极漏极105和取代栅极103的密封间隔件1004。在一些实施例中,在形成一或多个PFET之前、期间和或之后,在半导体结构内形成一或多个NFET作为单个制造程序,因为NFET的形成和PFET的形成两者利用硅和硅化锗堆叠。例如,在形成PFET的至少一些程序期间,由硬掩模保护半导体结构的NFET部分。在形成NFET的至少一些程序期间,由硬掩模保护半导体的PFET。图18A到图25C是根据本公开的一些实施例的在制造操作的中间阶段期间的n型全包覆式栅极结构或NFET。各中间阶段由三个透视图表示:3D透视图、NFET的半导体鳍片上沿X方向剖切的剖面图和沿图18A的虚线DD'在NFET的Y方向上剖切的剖面图。制造NFET中的前四个操作大体上相同于制造PFET中的前四个操作且为简洁起见在此不再重复。在图18A到18C中,执行选择性蚀刻以横向地去除经图案化硅化锗堆叠1023A'、1023B'、1023C'和1023D'同时维持在最终结构中几乎不去除经图案化硅堆叠1023A、1023B、1023C和1023D或SiGe纳米线102'。在一些实施例中,选择性蚀刻在展示经图案化硅化锗堆叠的刻面晶体表面111之后停止。如图18C中所展示,多个垂直堆叠Si纳米线102'从经图案化硅化锗堆叠1023A'、1023B'、1023C'和1023D'释放且彼此独立。底部Si纳米线102B'的底部表面展示与鳍片100B的顶部表面100T的间距S2。在图19A到19C中,在密封间隔件1004'的侧壁、经图案化硅化锗堆叠1023A'、1023B'、1023C'和1023D'的刻面晶体表面111上方且环绕多个Si纳米线102'保形地形成介电质层1006'。在一些实施例中,介电质层1006'包括隔离材料,例如,低k介电质或氮化硅。在本公开中,形成于经图案化硅化锗堆叠1023A'、1023B'、1023C'和1023D'的刻面晶体表面111的侧壁处的介电质层1006'的部分称为内间隔件106'。在本公开中,形成于鳍片100A、100B或衬底100的顶部表面100T处的介电质层1006'的部分称为隔离层107'。如图19C中所展示,可根据相邻独立Si纳米线102'之间的间隔或厚度T1确定最初沉积的介电质层1006'的厚度D1。在一些实施例中,介电质层1006'的厚度T1被选择为间隔或厚度T1的一半以使其适应间隔或厚度T1。在一些实施例中,间距S2应被设计为大于介电质层1006'的厚度T1以允许介电质层1006'进入间距S2且均匀地覆盖半导体鳍片100A、100B的顶部表面100T。在图20A到20C中,保形地形成氧化物层1007'以环绕虚设栅极1030'的侧壁、密封间隔件1004'和介电质层1006'。氧化物层1007'还填充相邻独立Si纳米线102'之间的间隔或厚度T1。如图20C中所展示,氧化物层1007'环绕多个独立Si纳米线102'以及在先前操作中覆盖于其上的介电质层1006'。在一些实施例中,间距S2大于介电质层1006'的厚度D1的2倍,因此,氧化物层1007'进入半导体鳍片100A、100B的顶部表面100T与底部Si纳米线102B'的底部之间的间距S2,因为间距S2足够宽敞以容纳介电质层1006'的2个层一个层在底部Si纳米线102B'的底部处,另一层在半导体鳍片100A、100B的顶部表面100T处以及额外氧化物层1007'。由于硅化锗是硅和硅化锗堆叠1023的底部处的材料,所以NFET的间距S2大于先前所论述的PFET对应体的间距S1。在图21A到21C中,在介电质层1006'和氧化物层1007'上执行各向异性蚀刻。如图21B中所展示,在各向异性蚀刻之后,氧化物层1007'的侧壁呈部分圆形。在图21C中,控制各向异性蚀刻以去除环绕于Si纳米线102'的侧壁处的氧化物层1007'和介电质层1006'到底部间隔件1008'形成为各向同性蚀刻操作的剩余部分的程度。底部间隔件1008'由剩余氧化物层1007'与底部Si纳米线102B'的侧壁之间的剩余介电质层1006'组成。底部间隔件1008B'的高度SP'是从STI101顶部到间隔件1008B'顶部测量。在一些实施例中,控制底部间隔件1008'以至少部分环绕底部Si纳米线102B'。换句话说,如果距离CH'是从STI101顶部到底部Si纳米线102B'顶部测量,那么距离CH'与高度SP'之间的差应小于底部Si纳米线102B'的厚度H1的正数。在图22A到22C中,执行各向同性蚀刻以去除介电质层1006'未与半导体鳍片100A、100B的顶部表面100T接触的一部分。如图22B中所展示,通过各向同性蚀刻例如,去除低k或氮化物材料的湿式蚀刻操作而去除环绕Si纳米线102'排除底部Si纳米线102B'的介电质层1006'。仅顶部表面100T与底部Si纳米线102B'的底部之间的介电质层1006'未通过各向同性蚀刻去除。介电质层1006'的前述部分在最终结构中变成隔离层107'。如前述,控制底部间隔件1008'以至少部分环绕底部Si纳米线102B'。底部间隔件1008'的氧化物层1007'用作隔离层107'的硬掩模以防止在各向同性蚀刻操作期间完全去除剩余介电质层1006'。在图23A到23C中,通过氧化物湿式蚀刻操作而去除底部间隔件1008'和虚设栅极1030'的侧壁处的剩余氧化物层1007'。在图24A到24C中,例如透过外延生长技术在第一源极区和第一漏极区内形成源极漏极105',以针对硅纳米线NFET产生第一源极和第一漏极。在一些实施例中,源极漏极105'由SiP组成。如图24C中所展示,源极漏极105'因限制某些特定晶体方向上的外延生长速率而拥有刻面边界。在图25A到25C中,形成取代栅极103'以完成NFET。在去除虚设栅极1030'与经图案化硅化锗堆叠1023A'、1023B'、1023C'和1023D'之后,可在多个Si纳米线102'周围和上方形成界面层材料、高k介电质材料、氮化钛加盖材料、功函数金属层和钨栅极金属。进一步形成蚀刻停止层108'和层间介电质ILD109'以覆盖源极漏极105'和取代栅极103'的密封间隔件1004'。一些实施例提供一种具有第一晶体管的全包覆式栅极结构。所述第一晶体管包括:半导体衬底,其具有顶部表面;第一纳米线,其在所述半导体衬底的所述顶部表面上方且在第一源极与第一漏极之间;第一栅极结构,其在所述第一纳米线周围;内间隔件,其在所述第一栅极结构与所述第一源极和所述第一漏极之间;和隔离层,其在所述半导体衬底的所述顶部表面与所述第一源极和所述第一漏极之间。一些实施例提供一种包括第一晶体管的半导体结构。所述第一晶体管包括:半导体衬底,其具有顶部表面;多个第一纳米线,其等在所述半导体衬底的所述顶部表面上方;第一源极,其包覆所述多个第一纳米线;和隔离层,其与所述半导体衬底的所述顶部表面接触。所述隔离层使所述多个第一纳米线的底部纳米线与所述半导体衬底的所述顶部表面分离。一些实施例提供一种用于制造半导体结构的方法,其包括:1在衬底上方形成第一纳米线材料和第二纳米线材料堆叠;2图案化所述第一纳米线材料和第二纳米线材料堆叠与所述衬底以形成通过隔离而彼此分离的半导体鳍片;3在所述半导体鳍片上方正交地形成虚设栅极;4选择性地去除未由所述虚设栅极覆盖的所述第一纳米线材料,由此界定第二纳米线;5在由所述虚设栅极覆盖的所述第一纳米线材料上方和所述第二纳米线上方保形地沉积介电质;6形成覆盖所述介电质的氧化物层;7各向异性地蚀刻所述介电质和所述氧化物层,由此在所述蚀刻之后形成由剩余介电质和剩余氧化物层组成的底部间隔件。尽管已详细描述本公开和其优点,但应理解,可在不背离如由随附发明权利要求书界定的本公开的精神和范围的情况下在本文中作出各种改变、置换和更改。例如,上文所论述的诸多程序可以不同方法实施且由其它程序或其等组合取代。此外,本申请案的范围并非打算限于本说明书中所描述的程序、机器、制造、物质组合物、构件、方法和步骤的特定实施例。一般技术人员将容易从本公开的公开内容明白,可根据本公开利用目前存在或未来将开发的执行与本文中所描述的对应实施例大体上相同的功能或达成大体上相同的结果的程序、机器、制造、物质组合物、构件、方法或步骤。据此,随附发明权利要求书打算于其等范围内包括此些程序、机器、制造、物质组合物、构件、方法或步骤。符号说明10半导体结构10X半导体结构10Y半导体结构10Y'半导体结构20半导体结构20X半导体结构20Y半导体结构20Y'半导体结构100衬底100A第一鳍片半导体鳍片100B第二鳍片半导体鳍片100T顶部表面101隔离结构浅沟槽隔离STI102SiGe纳米线102'Si纳米线102B底部SiGe纳米线102B'底部Si纳米线103金属栅极取代栅极103'金属栅极取代栅极105源极漏极105'源极漏极106内间隔件106'内间隔件107隔离层107'隔离层108蚀刻停止层108'蚀刻停止层109层间介电质ILD109'层间介电质ILD111刻面晶体表面1001第一衬层1002第二衬层1003输入输出IO氧化物层1004密封间隔件1004'密封间隔件1005光阻剂1006介电质层1006'介电质层1007氧化物层1007'氧化物层1008底部间隔件1008'底部间隔件1023第一硅和硅化锗堆叠1023A第一硅层硅堆叠1023A'第一硅化锗层硅化锗堆叠1023B第二硅层硅堆叠1023B'第二硅化锗层硅化锗堆叠1023C第三硅层硅堆叠1023C'第三硅化锗层硅化锗堆叠1023D第四硅层硅堆叠1023D'第四硅化锗层硅化锗堆叠1030虚设栅极1030'虚设栅极CH距离CH'距离D1厚度D2厚度H1厚度间隔H1'厚度S1空间间距S2空间间距SP高度SP'高度T1厚度间隔T1'厚度

权利要求:1.一种全包覆式栅极结构,其包含:第一晶体管,其包含:半导体衬底,其具有顶部表面;第一纳米线,其在所述半导体衬底的所述顶部表面上方且在第一源极与第一漏极之间;第一栅极结构,其在所述第一纳米线周围;内间隔件,其在所述第一栅极结构与所述第一源极之间;及隔离层,其在所述半导体衬底的所述顶部表面与所述第一源极和所述第一漏极之间。

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