申请/专利权人：中国科学院深圳先进技术研究院

申请日：2016-10-18

公开（公告）日：2023-05-26

公开（公告）号：CN106447038B

主分类号：G06N3/065

分类号：G06N3/065;G06N3/049

优先权：

专利状态码：有效-授权

法律状态：2023.05.26#授权;2017.03.22#实质审查的生效;2017.02.22#公开

摘要：本发明公开了一种脉冲神经电路，该脉冲神经电路包括：脉冲产生电路和膜电位重赋值电路；脉冲产生电路，通过运算跨导放大器，与运算跨导放大器连接的电流绝对值电路、电流镜、用于模拟膜电位的第一电容Cv和用于模拟膜恢复电位的第二电容Cu，被构造为用于模拟神经脉冲振荡；与脉冲产生电路连接的膜电位重赋值电路，通过运算跨导放大器实现的电压比较器，开关电路，被构造为用于膜电位重赋值。本发明可以使电路实现更简单，提高电路集成度，并在低电压低功耗条件下更好的模拟分段线性化Izhikevich模型。

主权项：1.一种脉冲神经电路，其特征在于，包括脉冲产生电路和膜电位重赋值电路；脉冲产生电路，通过运算跨导放大器，与运算跨导放大器连接的电流绝对值电路、电流镜、用于模拟膜电位的第一电容Cv和用于模拟膜恢复电位的第二电容Cu，被构造为用于模拟神经脉冲振荡；与脉冲产生电路连接的膜电位重赋值电路，通过运算跨导放大器实现的电压比较器，开关电路，被构造为用于膜电位重赋值；其中，脉冲产生电路包括：第一运算跨导放大器OTA1，第二运算跨导放大器OTA2，第三运算跨导放大器OTA3；第一运算跨导放大器OTA1正电压输入端连接第二运算跨导放大器OTA2正电压输入端和第一电容Cv正极；第一运算跨导放大器OTA1负电压输入端接入第一电压k1'；第一运算跨导放大器OTA1输出端连接电流绝对值电路输入端；第二运算跨导放大器OTA2正电压输入端连接电流镜第一输入端；第二运算跨导放大器OTA2负电压输入端与输出端短接；第二运算跨导放大器OTA2输出端连接第三运算跨导放大器OTA3正电压输入端和第二电容Cu正极；第三运算跨导放大器OTA3负电压输入端接入第二电压k3'；第三运算跨导放大器OTA3输出端连接电流镜第二输入端；第一电容Cv正极接入输入电流I，负极接地；第二电容Cu负极接地；电流绝对值电路输出端连接第一电容Cv正极；膜电位重赋值电路包括：第四运算跨导放大器OTA4，第一PMOS器件PMOS1，第一NMOS器件NMOS1；第四运算跨导放大器OTA4正电压输入端连接第一电容Cv正极和第一NMOS器件NMOS1漏极；第四运算跨导放大器OTA4负电压输入端接入第三电压vth；第四运算跨导放大器OTA4正电流输出端连接第一NMOS器件NMOS1栅极；第四运算跨导放大器OTA4负电流输出端连接第一PMOS器件PMOS1栅极；第一PMOS器件PMOS1源极接入第四电压d；第一PMOS器件PMOS1漏极连接第二电容Cu正极；第一NMOS器件NMOS1源极接入第五电压c；其中，电流镜采用基本电流镜结构或威尔逊电流镜结构或级联电流镜结构。

全文数据：脉冲神经电路技术领域[0001]本发明涉及人工神经网络技术领域，尤其涉及脉冲神经电路。背景技术[0002]在人工神经网络领域，脉冲神经网络的模拟与实现在近年来引起了人们的广泛关注。针对生理上神经脉冲的主要特征，人们提出了许多不同的模型来进行拟合，如I&F模型、Izhikevich模型和H-H模型等等，而Izhikevich模型由于能更高效、更简单地实现精确的神经脉冲的模拟，成为了最常用的模型之一。在神经系统的实现方面，VLSI可利用电子元件和电路来模拟神经行为，成为了计算神经科学的一种主要实现方式。这其中，模拟集成电路由于具有更高效、更低功耗等优势，成为了脉冲神经电路设计的主流。为更好地实现Izhikevich模型的脉冲神经电路设计，人们提出了一种分段线性化的Izhikevich模型，分段线性的改进可以使Izhikevich模型的实现电路更加简单、准确。[0003]所谓分段线性化的Izhikevich模型，是指采用分段描述来替代Izhikevich模型中的平方项，其表达式为：[0006]其中，V表示膜电位，U表示膜恢复电位，I表示输入电流，h、k2、k3、a、b为常数;vth为膜电位阈值，当膜电位超过膜电位阈值，则V和u被重新赋值;c、d为常数，选择不同的c、d值可得到不同模式的神经脉冲模式。[0007]目前Izhikevich模型的脉冲神经电路主要实现方案有：（1采用M0S管饱和区的平方特性来模拟Izhikevich模型的表达式。参见文献JayawanΗBWijekoon，PiotrDudek.Compactsiliconneuroncircuitwithspikingandburstingbehavior.NeuralNetw[J].NeuralNetworks，2008,212_3:524-34。（2米用七&11_。611结构以全电流信号的方式模拟Izhikevich模型的表达式。参见文献VanSchaikA，JinCT，McEwanAL，etal.Alog-domainimplementationoftheIzhikevichneuronmodel[C].ISCAS.2010:4253-4256。（3采用CCII和二极管组合的方式实现分段线性化的Izhikevich模型。参见文南犬Sharifipoor0,AhmadiA.AnanalogimplementationofbiologicallyplausibleneuronsusingCCIIbuildingblocks[J].NeuralNetworkstheOfficialJournaloftheInternationalNeuralNetworkSociety，2012，36C8:129-135〇[0008]上述实现方案的问题在于:如上述方案⑴采用饱和区工作的M0S管会消耗较大的电源电压，使得功耗较大，很难构成大规模神经网络;此外，M0S管饱和区尽管能够出现平方项，但该方案下构成的电路所实现的表达式与Izhikevich模型的表达式仍有很大差别。方案2中全电流形式构成的电路是将Izhikevich模型中的变量全部转换为电流，只是满足了转换后的数学表达式中的关系，然而实际的神经脉冲是由离子电流的注入而引起的变化的膜电位，也即Izhikevich模型所要模拟的是电压与电流之间的转化关系;此外该电路中用到了很多的偏置电流，会增加电路实现的难度。方案⑶采用CCII和二极管组合的方式实现分段线性化的Izhikevich模型，实现理论简单，但由于采用了二极管，该电路难以集成；同时，为保证CCII电路正常工作采用双电源供电，供电方式复杂且电源电压较高。发明内容[0009]本发明实施例提供一种脉冲神经电路，用以使电路实现更简单，提高电路集成度，并在低电压低功耗条件下更好的模拟分段线性化Izhikevich模型，该脉冲神经电路包括脉冲产生电路和膜电位重赋值电路；[0010]脉冲产生电路，通过运算跨导放大器，与运算跨导放大器连接的电流绝对值电路、电流镜、用于模拟膜电位的第一电容Cv和用于模拟膜恢复电位的第二电容Cu，被构造为用于丰旲拟神经脉冲振汤；[0011]与脉冲产生电路连接的膜电位重赋值电路，通过运算跨导放大器实现的电压比较器，开关电路，被构造为用于膜电位重赋值。[0012]本发明实施例的脉冲神经电路基于分段线性化Izhikevich模型，采用运算跨导放大器、电流绝对值电路和电流镜等简单电路模块的组合，得到多种神经脉冲模式，相对于现有方案电路的实现更简单，且采用电流绝对值电路可以间接实现电压的绝对值运算，相对于现有方案去掉了二极管，使得电路更易集成;采用电压与电流相结合的方式，可以更好的模拟实际中离子电流与膜电位之间的关系，相对于现有方案电路实现功能与模型中的表达式更相近;并且可以实现低电压工作下的甚低功耗设计，满足神经电路大规模的设计需求。附图说明[0013]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：[0014]图1为本发明实施例中脉冲神经电路的具体实例图；[0015]图2为本发明实施例中0ΤΑ电路结构的一个具体实例图；[0016]图3为本发明实施例中0ΤΑ电路结构的另一具体实例图；[0017]图4为本发明实施例中电流绝对值电路的一个具体实例图；[0018]图5为本发明实施例中电流镜的一个具体实例图。具体实施方式[0019]为使本发明实施例的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施例做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。[0020]为了使电路实现更简单，提高电路集成度，并在低电压低功耗条件下更好的模拟分段线性化Izhikevich模型，本发明实施例提供一种脉冲神经电路，该脉冲神经电路基于分段线性化Izhikevich模型，根据由Izhikevich模型演变得到的分段线性化表达式，采用运算跨导放大器、电流绝对值电路和电流镜等简单模块的组合，得到了具有多种神经脉冲方式的电路，该电路容易集成，可以实现低电压工作下的甚低功耗设计，满足神经电路大规模的设计需求。[0021]具体实施时，本发明实施例采用脉冲产生电路与膜电位重赋值电路相结合的方式实现分段线性化Izhikevich模型的脉冲神经电路。脉冲产生电路，通过运算跨导放大器，与运算跨导放大器连接的电流绝对值电路、电流镜、用于模拟膜电位的第一电容Cv和用于模拟膜恢复电位的第二电容Cu，被构造为用于模拟神经脉冲振荡；与脉冲产生电路连接的膜电位重赋值电路，通过运算跨导放大器实现的电压比较器，开关电路，被构造为用于膜电位重赋值。[0022]下面结合图1的示例说明本发明实施例的脉冲神经电路的具体实施。当然，本领域技术人员容易理解，图1所示的具体电路结构仅为实现本发明实施例脉冲神经电路的一个具体实例，在具体实施时完全可以将电路中的部分或全部结构单元进行变形，例如可以通过增加或增少晶体管来实现相同的功能，进一步的，比如对于电流绝对值电路、电流镜、电压比较器或开关电路进行具体结构上的重新设计，而保持电路的实现原理相同。[0023]如图1所示，在本例中该脉冲神经电路可以包括脉冲产生电路和膜电位重赋值电路；[0024]脉冲产生电路包括:第一运算跨导放大器0TA1，第二运算跨导放大器0TA2，第三运算跨导放大器0TA3;[0025]第一运算跨导放大器0TA1正电压输入端连接第二运算跨导放大器0TA2正电压输入端和第一电容Cv正极;第一运算跨导放大器0TA1负电压输入端接入第一电压h'；第一运算跨导放大器0TA1输出端连接电流绝对值电路输入端;第二运算跨导放大器0TA2正电压输入端连接电流镜第一输入端;第二运算跨导放大器0TA2负电压输入端与输出端短接;第二运算跨导放大器0TA2输出端连接第三运算跨导放大器0TA3正电压输入端和第二电容匕正极;第三运算跨导放大器0TA3负电压输入端接入第二电压k3'；第三运算跨导放大器0TA3输出端连接电流镜第二输入端;第一电容Cv正极接入输入电流I，负极接地;第二电容Cu负极接地;电流绝对值电路输出端连接第一电容Cv正极；[0026]膜电位重赋值电路包括:作为电压比较器的第四运算跨导放大器0TA4,作为开关电路的第一PM0S器件PM0S1和第一NM0S器件NM0S1;[0027]第四运算跨导放大器0TA4正电压输入端连接第一电容Cv正极和第一NM0S器件NM0S1漏极;第四运算跨导放大器0TA4负电压输入端接入第三电压Vth;第四运算跨导放大器0TA4正电流输出端连接第一NM0S器件NM0S1栅极;第四运算跨导放大器0TA4负电流输出端连接第一PM0S器件PM0S1栅极；第一PM0S器件PM0S1源极接入第四电压d;第一PM0S器件PM0S1漏极连接第二电容Cu正极;第一NM0S器件NM0S1源极接入第五电压c。[0028]在图1中，电流镜第二输入端的输入电流标记为12，电流镜第一输入端的输入电流标记为13,由电流绝对值电路输出端信号线提供至第二电容Cu正极的电流标记为Iu[0029]由图1可知，流经第一电容Cv和第二电容Cu的电流可分别表示为：[0032]其中v、u分别为第一电容Cv和第二电容Cu两端电压，v表示膜电位，u表示膜恢复电位。gml表示第一运算跨导放大器0TA1对应的跨导，gm2表示第二运算跨导放大器0TA2对应的跨导，gm3表示第三运算跨导放大器0TA3对应的跨导。对⑶式和4式进行简化可得到：[0035]k4、k5为常数。对比⑶式、（6式与⑴式可看出，脉冲产生电路可以较为精确的得到分段线性化Izhikevich模型中的神经脉冲振荡。[0036]在膜电位重赋值电路中，第四运算跨导放大器0TA4为电压比较器，第一PM0S器件PM0S1和第一NM0S器件NM0S1为开关电路。当v上升时，由于电压比较器和开关速度的限制，v会大于第三电压vth并达到vdd，其中第三电压vth为膜电位阈值，此时会使得第一NM0S器件NM0S1导通，v置为第五电压c;而当选择合适的第一PM0S器件PM0S1尺寸时，由于其导通时间很短，u不会完全置为第四电压d，而会使得受第四电压d控制的部分电荷转移到第二电容Cu上，从而近似的实现了膜电位的重赋值，即式2所完成的功能。[0037]在本发明实施例中，第一运算跨导放大器0TA1，第二运算跨导放大器0TA2，第三运算跨导放大器0TA3,第四运算跨导放大器0TA4可以有多种实现方式。图2为本发明实施例中0ΤΑ电路结构的一个具体实例图，如图2所示，本例中0ΤΑ电路采用由五个M0S管构成的结构，在该结构中：[0038]第二匪0S器件匪0S2源极连接第三NM0S器件匪0S3源极，并接地；第二NM0S器件NM0S2栅极连接第三NM0S器件NM0S3栅极，并与第二NM0S器件NM0S2漏极短接;第二NM0S器件NM0S2漏极连接第二PM0S器件PM0S2漏极，并作为负电流输出端；[0039]第三NM0S器件NM0S3漏极连接第三PM0S器件PM0S3漏极，并作为正电流输出端；[0040]第二PM0S器件PM0S2栅极作为正电压输入端；第二PM0S器件PM0S2源极连接第三PM0S器件PM0S3源极和第四PM0S器件PM0S4漏极；[0041]第三PM0S器件PM0S3栅极作为负电压输入端；[0042]第四PM0S器件PM0S4栅极接入第六电压vb;第四PM0S器件PM0S4源极接入输入电压vdd〇[0043]又如，采用输入管为匪0S的0ΤΑ，依然可以实现电路功能。图3为本发明实施例中0ΤΑ电路结构的另一具体实例图，如图3所示，本例中0ΤΑ电路采用由五个M0S管构成的结构，在该结构中：[0044]第十二匪0S器件NM0S12源极连接第十三匪0S器件NM0S13源极和第十四匪0S器件NM0S14漏极;第十二匪0S器件NM0S12栅极作为正电压输入端;第十二匪0S器件匪0S12漏极连接第七PM0S器件PM0S7漏极，并作为负电流输出端；[0045]第十三NM0S器件NM0S13栅极作为负电压输入端;第十三NM0S器件NM0S13漏极连接第八PMOS器件PM0S8漏极，并作为正电流输出端；[0046]第十四NM0S器件NM0S14源极接地;第十四NM0S器件NM0S14栅极接第六电压vb;[0047]第七PM0S器件PM0S7漏极与栅极短接;第七PM0S器件PM0S7栅极连接第八PM0S器件PM0S8栅极;第七PM0S器件PM0S7源极连接第八PM0S器件PM0S8源极，并接入输入电压vdd。[0048]在具体的实例中，例如在图2或图3所示实例中，第一运算跨导放大器0TA1、第二运算跨导放大器0TA2和第三运算跨导放大器0TA3采用同相单端输出方式;第四运算跨导放大器0TA4采用双端输出方式。[0049]实施时电流绝对值电路也可以有多种实现方式。图4为本发明实施例中电流绝对值电路的一个具体实例图，如图4所示，本例中电流绝对值电路采用如下结构：[0050]第四匪0S器件匪0S4漏极连接恒流源输出端；第四匪0S器件匪0S4栅极连接第五NM0S器件NM0S5栅极;第四NM0S器件匪0S4源极连接第八NM0S器件匪0S8漏极；图4中恒流源电流标记为Ib;[0051]第五NM0S器件NM0S5源极连接第六NM0S器件NM0S6漏极，并作为电流绝对值电路输入端，图4中输入电流标记为Ii;第五NM0S器件NM0S5漏极连接第五PM0S器件PM0S5漏极和第七NM0S器件NM0S7漏极；[0052]第六NM0S器件NM0S6漏极与栅极短接;第六NM0S器件NM0S6栅极连接第七NM0S器件NM0S7栅极;第六NM0S器件NM0S6源极连接第七NM0S器件NM0S7源极，并接地；[0053]第八NM0S器件NM0S8漏极与栅极短接;第八NM0S器件NM0S8栅极连接第九NM0S器件NM0S9栅极;第八NM0S器件NM0S8源极连接第九NM0S器件NM0S9源极，并接地；[0054]第九NM0S器件NM0S9漏极连接第六PM0S器件PM0S6漏极，并作为电流绝对值电路输出端，图4中输出电流标记为I。；[0055]第六PM0S器件PM0S6栅极连接第五PM0S器件PM0S5栅极；第六PM0S器件PM0S6源极连接第五PM0S器件PM0S5源极和恒流源输入端，并接入输入电压vdd;[0056]第五PM0S器件PM0S5栅极与漏极短接。[0057]不论输入电流为正为负，电流绝对值电路均可得到正向的输出电流。[0058]实施时电流镜也可以有多种实现方式，例如采用基本电流镜结构，或是采用威尔逊电流镜结构，又或是采用级联电流镜结构均可。图5为本发明实施例中电流镜的一个具体实例图，如图5所示，本例中电流镜采用基本电流镜结构，由NM0S管构成，其中：[0059]第十匪0S器件NM0S10源极连接第^^一NM0S器件匪0S11源极，并接地;第十匪0S器件匪0S10栅极连接第^^一NM0S器件NM0S11栅极;第十NM0S器件NM0S10漏极与栅极短接，并作为电流镜第一输入端，图5中输入电流镜第一输入端的电流标记为Ii;[0060]第^^一匪0S器件匪0S11漏极作为电流镜第二输入端，图5中输入电流镜第二输入端的电流标记为I。。[0061]实施例中脉冲神经电路工作在亚阈值区域，可以使功耗和电源电压大大降低。[0062]综上所述，本发明实施例的脉冲神经电路具备如下优点：[0063]1、结构方面:本发明实施例采用简单电路模块组合的方式，实现了一种基于分段线性化Izhikevich模型的脉冲神经电路，结构简单。[0064]2、功耗方面:脉冲神经电路工作在亚阈区，电源电压和工作电流很低，大大降低了功耗，更适合在构建大规模神经网络中应用。[0065]3、精确性方面：简单模块的组合使得电路实现的函数功能与分段线性化Izhikevich模型的函数表达式更加相似，模拟的神经脉冲更加精确。[0066]4、集成方面:采用电流绝对值电路可以间接实现电压绝对值的运算，相对于现有技术去掉了二极管，且在单电源下即可正常工作，使得电路更易集成。[0067]本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。[0068]本发明是参照根据本发明实施例的方法、设备（系统）、和计算机程序产品的流程图和或方框图来描述的。应理解可由计算机程序指令实现流程图和或方框图中的每一流程和或方框、以及流程图和或方框图中的流程和或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和或方框图一个方框或多个方框中指定的功能的装置。[0069]这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和或方框图一个方框或多个方框中指定的功能。[0070]这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和或方框图一个方框或多个方框中指定的功能的步骤。[0071]以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

权利要求：1.一种脉冲神经电路，其特征在于，包括脉冲产生电路和膜电位重赋值电路；脉冲产生电路，通过运算跨导放大器，与运算跨导放大器连接的电流绝对值电路、电流镜、用于模拟膜电位的第一电容Cv和用于模拟膜恢复电位的第二电容Cu，被构造为用于模拟神经脉冲振荡；与脉冲产生电路连接的膜电位重赋值电路，通过运算跨导放大器实现的电压比较器，开关电路，被构造为用于膜电位重赋值。2.如权利要求1所述的脉冲神经电路，其特征在于，脉冲产生电路包括:第一运算跨导放大器0TA1，第二运算跨导放大器0TA2，第三运算跨导放大器0TA3;第一运算跨导放大器0TA1正电压输入端连接第二运算跨导放大器0TA2正电压输入端和第一电容Cv正极;第一运算跨导放大器0TA1负电压输入端接入第一电压kl'；第一运算跨导放大器0TA1输出端连接电流绝对值电路输入端;第二运算跨导放大器0TA2正电压输入端连接电流镜第一输入端;第二运算跨导放大器0TA2负电压输入端与输出端短接;第二运算跨导放大器0TA2输出端连接第三运算跨导放大器0TA3正电压输入端和第二电容Cu正极;第三运算跨导放大器0TA3负电压输入端接入第二电压k3'；第三运算跨导放大器0TA3输出端连接电流镜第二输入端;第一电容Cv正极接入输入电流I，负极接地;第二电容Cu负极接地；电流绝对值电路输出端连接第一电容Cv正极；膜电位重赋值电路包括:第四运算跨导放大器0TA4,第一PMOS器件PM0S1，第一NMOS器件NM0S1;第四运算跨导放大器0TA4正电压输入端连接第一电容Cv正极和第一NMOS器件NM0S1漏极;第四运算跨导放大器0TA4负电压输入端接入第三电压vth;第四运算跨导放大器0TA4正电流输出端连接第一NMOS器件NMOS1栅极;第四运算跨导放大器0TA4负电流输出端连接第一PM0S器件PM0S1栅极;第一PM0S器件PM0S1源极接入第四电压d;第一PM0S器件PM0S1漏极连接第二电容Cu正极;第一NMOS器件NM0S1源极接入第五电压c。3.如权利要求2所述的脉冲神经电路，其特征在于，第一运算跨导放大器0TA1，第二运算跨导放大器0TA2，第三运算跨导放大器0TA3，第四运算跨导放大器0TA4采用由五个M0S管构成的结构，在该结构中：第二NMOS器件NM0S2源极连接第三NMOS器件NM0S3源极，并接地;第二NMOS器件NM0S2栅极连接第三NMOS器件NM0S3栅极，并与第二NMOS器件NM0S2漏极短接;第二NMOS器件NM0S2漏极连接第二PM0S器件PM0S2漏极，并作为负电流输出端；第三NMOS器件NM0S3漏极连接第三PM0S器件PM0S3漏极，并作为正电流输出端；第二PM0S器件PM0S2栅极作为正电压输入端;第二PM0S器件PM0S2源极连接第三PM0S器件PM0S3源极和第四PM0S器件PM0S4漏极；第三PM0S器件PM0S3栅极作为负电压输入端；第四PM0S器件PM0S4栅极接入第六电压vb;第四PM0S器件PM0S4源极接入输入电压vdd。4.如权利要求2所述的脉冲神经电路，其特征在于，第一运算跨导放大器0TA1，第二运算跨导放大器0TA2，第三运算跨导放大器0TA3，第四运算跨导放大器0TA4采用由五个M0S管构成的结构，在该结构中：第十二匪0S器件匪0S12源极连接第十三匪0S器件匪0S13源极和第十四匪0S器件NM0S14漏极;第十二匪0S器件NM0S12栅极作为正电压输入端;第十二匪0S器件匪0S12漏极连接第七PMOS器件PM0S7漏极，并作为负电流输出端；第十三匪0S器件NM0S13栅极作为负电压输入端;第十三匪0S器件匪0S13漏极连接第八PM0S器件PM0S8漏极，并作为正电流输出端；第十四NM0S器件NM0S14源极接地;第十四NM0S器件NM0S14栅极接第六电压vb;第七PMOS器件PM0S7漏极与栅极短接；第七PMOS器件PM0S7栅极连接第八PMOS器件PM0S8栅极;第七PM0S器件PM0S7源极连接第八PM0S器件PM0S8源极，并接入输入电压vdd。5.如权利要求3或4所述的脉冲神经电路，其特征在于，第一运算跨导放大器0TA1、第二运算跨导放大器0TA2和第三运算跨导放大器0TA3采用同相单端输出方式;第四运算跨导放大器0TA4采用双端输出方式。6.如权利要求1所述的脉冲神经电路，其特征在于，电流绝对值电路采用如下结构：第四NM0S器件NM0S4漏极连接恒流源输出端;第四匪0S器件NM0S4栅极连接第五NM0S器件NM0S5栅极;第四NM0S器件NM0S4源极连接第八NM0S器件NM0S8漏极；第五匪0S器件匪0S5源极连接第六匪0S器件匪0S6漏极，并作为电流绝对值电路输入端;第五NM0S器件NM0S5漏极连接第五PMOS器件PM0S5漏极和第七NM0S器件NM0S7漏极；第六NM0S器件NM0S6漏极与栅极短接；第六NM0S器件NM0S6栅极连接第七NM0S器件NM0S7栅极;第六NM0S器件NM0S6源极连接第七NM0S器件NM0S7源极，并接地；第八NM0S器件NM0S8漏极与栅极短接；第八NM0S器件NM0S8栅极连接第九NM0S器件NM0S9栅极;第八NM0S器件NM0S8源极连接第九NM0S器件NM0S9源极，并接地；第九匪0S器件匪0S9漏极连接第六PMOS器件PM0S6漏极，并作为电流绝对值电路输出端；第六PMOS器件PM0S6栅极连接第五PMOS器件PM0S5栅极；第六PMOS器件PM0S6源极连接第五PMOS器件PM0S5源极和恒流源输入端，并接入输入电压vdd;第五PMOS器件PM0S5栅极与漏极短接。7.如权利要求1所述的脉冲神经电路，其特征在于，电流镜采用由匪0S管构成，并采用如下结构：第十NM0S器件匪0S10源极连接第^^一匪0S器件NM0S11源极，并接地；第十匪0S器件NM0S10栅极连接第^^一NM0S器件匪0S11栅极;第十匪0S器件NM0S10漏极与栅极短接，并作为电流镜第一输入端；第^^一NM0S器件NM0S11漏极作为电流镜第二输入端。8.如权利要求1所述的脉冲神经电路，其特征在于，电流镜采用威尔逊电流镜结构。9.如权利要求1所述的脉冲神经电路，其特征在于，电流镜采用级联电流镜结构。10.如权利要求1至9任一项所述的脉冲神经电路，其特征在于，所述脉冲神经电路工作在亚阈值区域。

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