申请/专利权人：芯恩(青岛)集成电路有限公司

申请日：2019-11-29

公开（公告）日：2023-05-26

公开（公告）号：CN112885830B

主分类号：H01L27/06

分类号：H01L27/06;H01L29/423;H01L29/78;H01L29/788;H01L21/822

优先权：

专利状态码：有效-授权

法律状态：2023.05.26#授权;2021.06.18#实质审查的生效;2021.06.01#公开

摘要：本发明提供一种堆叠神经元器件结构及其制作方法，结构包括：衬底，衬底中具有外围电路；阻挡层；神经元晶体管阵列，包括阵列排布的多个神经元晶体管；其中，神经元晶体管包括半导体沟道、调制叠层及栅阵列，半导体沟道两端分别与外围电路连接，通过外围电路控制相应的神经元晶体管的选通或关闭，调制叠层位于半导体沟道上，其包括依次层叠的第一介电层、权重浮栅层和第二介电层，栅阵列位于调制叠层上，用于调制权重浮栅的电位，实现权重浮栅的电位加权。本发明实现了一种在平面上阵列排布，在纵向上垂直堆叠的无结型神经元器件结构及制作方法，各神经元晶体管的选通与关闭通过衬底中的外围电路控制，大大提高了神经元器件的集成度。

主权项：1.一种堆叠神经元器件结构，其特征在于，所述神经元器件结构包括：衬底，所述衬底中具有外围电路；阻挡层，位于所述衬底上；神经元晶体管阵列，位于所述阻挡层上，包括阵列排布的多个神经元晶体管；其中，所述神经元晶体管包括半导体沟道、调制叠层及栅阵列，所述半导体沟道两端分别与所述外围电路连接，通过所述外围电路控制相应的神经元晶体管的选通或关闭，所述调制叠层位于所述半导体沟道上，其包括依次层叠的第一介电层、权重浮栅层和第二介电层，所述栅阵列位于所述调制叠层上，用于调制所述权重浮栅的电位，实现权重浮栅的电位加权，所述半导体沟道的两端定义为源区及漏区，所述半导体沟道、源区及漏区的导电类型均为N型，或所述半导体沟道、源区及漏区的导电类型均为P型；所述堆叠神经元器件结构还包括多个交替堆叠的阻挡层及神经元晶体管阵列，且所述神经元晶体管阵列中各所述神经元晶体管均与所述外围电路连接，通过所述外围电路控制相应的神经元晶体管的选通或关闭。

全文数据：

权利要求：

百度查询： 芯恩(青岛)集成电路有限公司 堆叠神经元器件结构及其制作方法

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