申请/专利权人：西安电子科技大学

申请日：2021-05-07

公开（公告）日：2023-05-26

公开（公告）号：CN113364460B

主分类号：H03M1/10

分类号：H03M1/10;H03M1/12

优先权：

专利状态码：有效-授权

法律状态：2023.05.26#授权;2021.09.24#实质审查的生效;2021.09.07#公开

摘要：本发明涉及一种时钟偏差校准装置、方法及超高速时域交织模数转换器，该时钟偏差校准装置包括：N个探测器、校准控制器、N+1个延迟线和采样电容，其中，探测器的第一输入端输入子模数转换器对应的子通道采样信号，第二输入端与采样电容的一端连接，N个探测器的输出端均与校准控制器的输入端连接，校准控制器的输出端与延迟线的第一输入端连接且校准控制器的输出端输出校准控制逻辑，延迟线的第二输入端与时钟分频器的输出端连接，N+1个延迟线均输出采样时钟以形成N个子模数转换器采样时钟和1个参考通道采样时钟。该时钟偏差校准装置对输入信号无特定要求，控制逻辑简单，收敛速度快，可以达到以较小的代价快速校准时钟偏差的目的。

主权项：1.一种用于超高速时域交织模数转换器的时钟偏差校准装置，其特征在于，包括：N个探测器、校准控制器、N+1个延迟线和采样电容，其中，每个所述探测器的第一输入端输入每个子模数转换器对应的子通道采样信号，每个所述探测器的第二输入端与所述采样电容的一端连接以输入参考通道采样信号，所述N个探测器的输出端均与所述校准控制器的输入端连接，所述校准控制器的输出端与每个所述延迟线的第一输入端均连接且所述校准控制器的输出端输出校准控制逻辑，每个所述延迟线的第二输入端均与时钟分频器的输出端连接以输入外部时钟信号，所述N+1个延迟线均输出采样时钟以形成N个子模数转换器采样时钟和1个参考通道采样时钟；所述探测器包括：双输入比较器CMP、异或门XOR、第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、延迟单元Delay和编码器ENCODER，其中，所述双输入比较器CMP的第一输入端输入所述子通道采样信号，所述双输入比较器CMP的第二输入端输入所述参考通道采样信号，所述双输入比较器CMP的第三输入端输入比较器时钟，所述双输入比较器CMP的第一输出端与所述异或门XOR的第一输入端连接，所述双输入比较器CMP的第二输出端与所述异或门XOR的第二输入端连接；所述异或门XOR的输出端与所述第一D触发器D1的输入端、所述第二D触发器D2的输入端、所述第三D触发器D3的输入端、所述第四D触发器D4的输入端连接；所述延迟单元Delay的输入端输入所述比较器时钟，所述延迟单元Delay的第一输出端与所述第一D触发器D1的时钟端连接，所述延迟单元Delay的第二输出端与所述第二D触发器D2的时钟端连接，所述延迟单元Delay的第三输出端与所述第三D触发器D3的时钟端连接，所述延迟单元Delay的第四输出端与所述第四D触发器D4的时钟端连接；所述第一D触发器D1的输出端连接所述第一反相器INV1的输入端，所述第二D触发器D2的输出端连接所述第二反相器INV2的输入端，所述第三D触发器D3的输出端连接所述第三反相器INV3的输入端，所述第四D触发器D4的输出端连接所述第四反相器INV4的输入端，所述第一反相器INV1的输出端、所述第二反相器INV2的输出端、所述第三反相器INV3的输出端、所述第四反相器INV4的输出端均连接至所述编码器ENCODER的输入端，所述编码器ENCODER的输出端输出二进制信号。

全文数据：

权利要求：

百度查询： 西安电子科技大学 用于超高速时域交织ADC的快速收敛时钟偏差校准方法

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