申请/专利权人：中国电子科技集团公司第五十八研究所

申请日：2022-12-05

公开（公告）日：2023-05-26

公开（公告）号：CN116170028A

主分类号：H03M9/00

分类号：H03M9/00;G06F1/3234

优先权：

专利状态码：在审-实质审查的生效

法律状态：2023.06.13#实质审查的生效;2023.05.26#公开

摘要：本发明公开一种低功耗SerDes并串转换结构，属于SerDes串行通信领域，包括均受并行时钟CLK控制的多相脉冲时钟发生器和多相并串转换器；所述多相脉冲时钟发生器将并行同步时钟周期T等分成N份，输出N路延迟差异为TN的时钟至所述多相并串转换器；所述多相并串转换器的并串转换数也为N；所述多相脉冲时钟发生器输出N路脉冲时钟，每路脉冲时钟的周期都与并行时钟的周期相等，且每路脉冲时钟的占空比为1N；每路脉冲时钟与相邻脉冲时钟的相位相差1N周期。本发明中整个并串转换的寄存器、驱动器翻转都在低速的并行时钟频率下，降低了寄存器高速翻转的动态功耗。

主权项：1.一种低功耗SerDes并串转换结构，其特征在于，包括均受并行时钟CLK控制的多相脉冲时钟发生器和多相并串转换器；所述多相脉冲时钟发生器将并行同步时钟周期T等分成N份，输出N路延迟差异为TN的时钟至所述多相并串转换器；所述多相并串转换器的并串转换数也为N；所述多相脉冲时钟发生器输出N路脉冲时钟，每路脉冲时钟的周期都与并行时钟的周期相等，且每路脉冲时钟的占空比为1N；每路脉冲时钟与相邻脉冲时钟的相位相差1N周期。

全文数据：

权利要求：

百度查询： 中国电子科技集团公司第五十八研究所 一种低功耗SerDes并串转换结构

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