申请/专利权人：无锡芯响电子科技有限公司

申请日：2017-12-31

公开（公告）日：2019-07-09

公开（公告）号：CN109993240A

主分类号：G06K17/00(20060101)

分类号：G06K17/00(20060101);H03K4/00(20060101);H03K5/26(20060101)

优先权：

专利状态码：失效-发明专利申请公布后的撤回

法律状态：2023.12.05#发明专利申请公布后的撤回;2020.08.11#实质审查的生效;2019.07.09#公开

摘要：本发明公开了一种改进型Miller编码的串行同步实现方法，包括：用于分频及计数的7位系统时钟计数器；改进型Miller编码所需要的凹槽生成电路；对串行数据进行上一比特数据寄存的寄存单元；根据已有信号波形产生改进型Miller编码的编码生成单元。改进型Miller编码遵循以下规则：通信开始用Z序列表示；逻辑“1”用X序列表示；连续两个或多个逻辑“0”时，第一个用Y序列表示，其余用序列Z表示；起始位之后的一个或多个连续的逻辑“0”用Z序列表示。本发明技术方案解决了编码电路时钟同步的问题，降低了编码难度及复杂度；减少触发器的使用也极大的降低了芯片的功耗与面积。

主权项：1.一种改进型Miller编码的串行同步实现方法，以106kHz的通信速率为例，其特征在于，它包括：7位的系统时钟计数器；改进型Miller编码所需要的凹槽生成电路；对串行数据进行上一比特数据寄存的寄存单元；根据已有信号波形产生改进型Miller编码的编码生成单元；电路采用同步时序；用于产生序列X和序列Z的凹槽信号由独立的单元模块产生，不受与数据输入信号影响；1位的寄存单元对串行数据进行寄存，根据当前输入数据与寄存器寄存的上一比特数据，可以对应出当前的逻辑“0”用序列X或序列Y表示；改进型Miller编码所需要的信号分别由单独的模块生成，根据信号间运算即可依次得出与输入数据相对应的序列X、序列Y和序列Z；对应规则：通信开始用Z序列表示；逻辑“1”用X序列表示；连续两个或多个逻辑“0”时，第一个用Y序列表示，其余用序列Z表示；起始位之后的一个或多个连续的逻辑“0”用Z序列表示。

全文数据：一种改进型Miller编码的串行同步实现方法技术领域本发明涉及非接触式读写卡机领域，特别是涉及一种基于ISOIEC14443协议TYPEA编码方式的改进型Miller编码的串行同步实现方法。背景技术被广泛应用的射频识别RFID系统，在进行非接触式IC卡与非接触式读写卡机之间数据传输及交互时，通常采用调制后的数字信号。其主要特点在于：数字信号易校验、易防碰撞，可保持信号的完整性；数字信号易存储、处理好交换；最重要的是数字信号可进行加密解密、编码及解码，极大的保证了数据的安全性。因此，数据的编码与解码在数据交互时处于重要的地位。常用的ISOIEC14443通信协议中，包括TYPEA和TYPEB两种通信方式。其中TYPEA通信方式中，读卡器到卡片的编码方式采用了改进型Miller编码。这种编码方式由于凹槽脉冲持续时间很短，因此在高频的数据传输期间能持续的给卡片提供能量。现有的改进型Miller编码是将输入的NRZ码，通过与通信位流时钟的异或转换为曼彻斯特码，然后利用其下降沿触发计数产生凹槽，从而产生相对应的改进型Miller编码。然而数据信号与时钟信号的异或易产生毛刺，造成下降沿误触发，导致编码错误；同时，利用数据信号触发凹槽的产生机制也增加了设计的复杂程度。发明内容本发明提供了一种改进型Miller编码的串行同步实现方法。ISOIEC14443A支持106kHz、212kHz、424kHz、848kHz的通信速率，本发明以106kHz的通信速率的实现方式为例。实现装置包括：用于分频及计数的7位计数器；改进型Miller编码所需要的凹槽生成电路；对串行数据进行上一比特数据寄存的寄存单元；根据已有信号波形产生改进型Miller编码的编码生成单元。用于分频及计数的7位系统时钟计数器，产生分频信号，控制不同通信频率下的etu宽度，同时作为计数器可以计数凹槽宽度，用于产生改进型Miller编码所需的凹槽；改进型Miller编码所需要的凹槽生成电路，是由一个比较单元组成的，通过比较7位系统时钟计数器的低6位计数单元与已知的凹槽宽度的大小，生成所需的凹槽波形；因为改进型Miller编码是由序列X、序列Y、序列Z组成的，序列X和序列Z的凹槽分别从一个etu的中间位置和起始位置开始，所以在一个etu中准备两个凹槽波形，便于后续波形的产生；对串行数据进行上一比特数据寄存的寄存单元，查看上一比特数据与当前输入的数据值，输出波形记录不同情况，用于编码生成电路确定输出序列X或者序列Y或者序列Z；改进型Miller编码的编码生成单元，根据以上组成单元生成的波形及状态值，判断应输出的序列，从而确定输出波形。上述的实现装置，其系统运行时钟为13.56MHz，通过分频电路产生106kHz、212kHz、424kHz、848kHz的通信频率，满足IS0IEC14443A协议的通信要求。上述的实现装置，分频计数器实现了时钟的分频，设置的中间信号bit_done标志着此刻etu的结束，作为数据寄存单元寄存器的使能信号，使能寄存器的跳转，从而满足不同的通信频率。同时在106kHz的通信频率下，计数器的低6位组成64进制计数；在212kHz的通信频率下，计数器的低5位组成32进制计数；在424kHz的通信频率下，计数器的低4位组成16进制计数；在848kHz的通信频率下，计数器的低3位组成8进制计数。上述的实现装置，凹槽生成电路生成凹槽信号f利用数值比较生成；以106kHz为例，上述的计数范围为0~63的64进制计数器，计数值为0时是凹槽的开始位置；计数值小于凹槽时间的整个过程中，一直处于凹槽状态；当计数值等于凹槽时间时，则是凹槽的结束位置；在0~127的计数周期内，则有两处凹槽，分别从计数开始和计数中间位置开始产生。上述的实现装置，数据寄存单元的输入数据c为串行的逻辑电平，1bit数据持续的时间定为基本时间单元etu，为128个系统时钟周期；寄存单元的时钟为系统是时钟；上述分频计数单元产生的周期为一个系统时钟周期的高电平脉冲bit_done出现时，寄存单元对输入数据进行寄存，否则寄存单元保持；因此在当前输入数据出现时，寄存单元寄存了上一个etu的输入数据。上述的实现装置，改进型Miller编码生成单元根据上述装置生成的信号，经过过程：1当前输入信号与寄存单元寄存的上一个etu的输入信号都为逻辑“0”时，信号e记为逻辑“1”；否则，信号e记为逻辑“0”。2计数器的计数值从0到63时，对应分频信号a的高电平；计数器计数值从64到127时，对应分频信号a的低电平。3当信号a为高电平时，若信号e为逻辑“1”，则证明当前输入数据及上一个etu的输入数据都为逻辑“0”，则将凹槽信号f作为输出编码信号g，否则g为高电平；当信号a为低电平时，查看当前输入信号c，若为逻辑“1”，则将凹槽信号f作为输出编码信号g，若为逻辑“0”，则输出编码信号g为高电平。1个etu的信号分成两次进行判断，依次对应序列X、序列Y、序列Z。本发明的有益效果在于：凹槽信号独立于输入数据信号而产生，因此不用检测输入数据信号的下降沿；不同传输速率下，调节计数周期即可完成凹槽的产生及改进型Miller编码的生成；凹槽宽度可调。除去系统时钟计数器所需的触发器，在改进型Miller编码生成的过程中只用到一个寄存器，有效的减少芯片面积。附图说明结合以下附图对本发明作进一步的说明：图1是实现本发明的系统框图；图2是本发明实现改进型Miller编码的过程中的时序图。具体实施方式如图1-2所示，本发明所述的改进型Miller编码装置包括：用于分频及计数的7位计数器1；改进型Miller编码所需要的凹槽生成电路2；对串行数据进行上一比特数据寄存的寄存单元3；根据已有信号波形产生改进型Miller编码的编码生成模块4，包含或非门40与编码生成单元41。7位计数器1的计数范围为0到127，当计数至127时，产生周期为一个系统时钟周期的高电平脉冲；同时可作为分频电路，计数器第7位的波形周期是系统时钟信号的128倍，记为信号a；计数器低6位组成计数范围为0到63的64进制计数单元。凹槽生成电路2的生成凹槽信号f利用数值比较生成；上述1所述的计数范围为0~63的64进制计数器，计数值为0时是凹槽的开始位置；计数值小于凹槽时间的整个过程中，一直处于凹槽状态；当计数值等于凹槽时间时，则是凹槽的结束位置；在0~127的计数周期内，则有两处凹槽，分别从计数开始和计数中间位置开始产生。数据寄存单元3的输入数据c为串行的逻辑电平，1bit数据持续的时间定为基本时间单元etu，为128个系统时钟周期；寄存单元的时钟为系统是时钟；上述1所述的周期为一个系统时钟周期的高电平脉冲出现时，寄存单元对输入数据进行寄存，否则寄存单元保持；因此在当前输入数据出现时，寄存单元寄存了上一个etu的输入数据。改进型Miller编码的编码生成模块4中，或非门40的作用在于当前输入信号与寄存单元寄存的上一个etu的输入信号都为逻辑“0”时，输出信号e记为逻辑“1”；否则，信号e记为逻辑“0”。改进型Miller编码的编码生成单元41，即根据模块1、模块2、模块40生成的波形信号来生成改进型Miller编码，具体实施过称为：7bit计数器1的计数值从0到63时，对应分频信号a的高电平；计数器计数值从64到127时，对应分频信号a的低电平。当信号a为高电平时，若信号e为逻辑“1”，则证明当前输入数据及上一个etu的输入数据都为逻辑“0”，则将凹槽信号f作为输出编码信号g，否则g为高电平；当信号a为低电平时，查看当前输入信号c，若为逻辑“1”，则将凹槽信号f作为输出编码信号g，若为逻辑“0”，则输出编码信号g为高电平。1个etu的信号分成两次进行判断，依次对应序列X、序列Y、序列Z。data_indata_in_reg输出序列00Z01Y10X11X本发明实现可根据输入数据的通信速率，调整计数器的位数，进而调整凹槽出现的周期；凹槽宽度可调。本发明在实现改进型Miller编码的过程中，除去时钟分频所需要的寄存单元，只用到数据寄存的一个寄存器，极大的减小了芯片面积，并实现了芯片低功耗设计。本发明采用低功耗设计，实现装置中采用使能信号encode_en来控制装置中各模块的开启或关闭，当encode_en为高电平时，各模块开启，时钟上升沿时模块中寄存器的值发生跳转；反之，寄存器值保持不变，从而实现低功耗设计。本发明并不局限于上述实施方式，在实施过程中可能会有局部微小的改动，若对本发明的各种改动或变形不脱离本发明的精神和范围，且属于本发明的权利要求和等同技术范围之内，则本发明也意图包含这些改动和变形。

权利要求：1.一种改进型Miller编码的串行同步实现方法，以106kHz的通信速率为例，其特征在于，它包括：7位的系统时钟计数器；改进型Miller编码所需要的凹槽生成电路；对串行数据进行上一比特数据寄存的寄存单元；根据已有信号波形产生改进型Miller编码的编码生成单元；电路采用同步时序；用于产生序列X和序列Z的凹槽信号由独立的单元模块产生，不受与数据输入信号影响；1位的寄存单元对串行数据进行寄存，根据当前输入数据与寄存器寄存的上一比特数据，可以对应出当前的逻辑“0”用序列X或序列Y表示；改进型Miller编码所需要的信号分别由单独的模块生成，根据信号间运算即可依次得出与输入数据相对应的序列X、序列Y和序列Z；对应规则：通信开始用Z序列表示；逻辑“1”用X序列表示；连续两个或多个逻辑“0”时，第一个用Y序列表示，其余用序列Z表示；起始位之后的一个或多个连续的逻辑“0”用Z序列表示。2.根据权利要求1所述的改进型Miller编码的串行同步实现方法，其特征在于，所述的7位系统时钟计数器、凹槽生成电路及数据寄存单元的信号生成过程为：17位计数器的计数范围为0到127，当计数至127时，产生周期为一个系统时钟周期的高电平脉冲；同时可作为分频电路，计数器第7位的波形周期是系统时钟信号的128倍，记为信号a；计数器低6位组成计数范围为0到63的64进制计数单元；2凹槽信号f利用数值比较生成；上述1所述的计数范围为0~63的64进制计数器，计数值为0时是凹槽的开始位置；计数值小于凹槽时间的整个过程中，一直处于凹槽状态；当计数值等于凹槽时间时，则是凹槽的结束位置；在0~127的计数周期内，则有两处凹槽，分别从计数开始和计数中间位置开始产生；3输入数据c为串行的逻辑电平，1bit数据持续的时间定为基本时间单元etu，为128个系统时钟周期；寄存单元的时钟为系统是时钟；上述1所述的周期为一个系统时钟周期的高电平脉冲出现时，寄存单元对输入数据进行寄存，否则寄存单元保持；因此在当前输入数据出现时，寄存单元寄存了上一个etu的输入数据。3.根据权利要求1所述的改进型Miller编码的串行同步实现方法，其特征在于，输出的改进型Miller编码的生成过程为：1当前输入信号与寄存单元寄存的上一个etu的输入信号都为逻辑“0”时，信号e记为逻辑“1”；否则，信号e记为逻辑“0”；2计数器的计数值从0到63时，对应分频信号a的高电平；计数器计数值从64到127时，对应分频信号a的低电平；3当信号a为高电平时，若信号e为逻辑“1”，则证明当前输入数据及上一个etu的输入数据都为逻辑“0”，则将凹槽信号f作为输出编码信号g，否则g为高电平；当信号a为低电平时，查看当前输入信号c，若为逻辑“1”，则将凹槽信号f作为输出编码信号g，若为逻辑“0”，则输出编码信号g为高电平，1个etu的信号分成两次进行判断，依次对应序列X、序列Y、序列Z。4.根据权利要求2或3所述的改进型Miller编码的串行同步实现方法，其特征在于，系统时钟信号为13.56MHz；编码电路的通信速率以106KHz为例。5.根据权利要求1所述的改进型Miller编码的串行同步实现方法，其特征在于，可根据输入数据的通信速率，调整计数器的位数，进而调整凹槽出现的周期；凹槽宽度可调；减小芯片面积，实现了芯片低功耗设计。

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