申请/专利权人：华中科技大学

申请日：2020-11-23

公开（公告）日：2021-09-17

公开（公告）号：CN112346704B

主分类号：G06F7/544(20060101)

分类号：G06F7/544(20060101);G06N3/04(20060101)

优先权：

专利状态码：有效-授权

法律状态：2021.09.17#授权;2021.03.02#实质审查的生效;2021.02.09#公开

摘要：本发明公开了一种用于卷积神经网络的全流水线乘加单元阵列电路，其特征在于，包括多个乘加单元，所述多个乘加单元的排布方式为：单个乘加单元沿着第一方向重复排列n个，所述n个乘加单元通过级联的方式连接在一起形成乘加子模块；所述乘加子模块沿着第二方向重复排列m个形成乘加核模块；所述乘加核模块沿着第三方向重复排列i个形成一个包含n*m*i个所述乘加单元的所述阵列电路；其中m,n和i为不小于2的整数；所述第一、第二和第三方向均不同。本发明的电路能够有效提高数据的复用率，充分减少了运算单元的空闲时间，增大了卷积运算硬件实现的效率。

主权项：1.一种用于卷积神经网络的全流水线乘加单元阵列电路，其特征在于，包括多个乘加单元，所述多个乘加单元的排布方式为：单个乘加单元沿着第一方向重复排列n个，所述n个乘加单元通过级联的方式连接在一起形成乘加子模块；所述乘加子模块沿着第二方向重复排列m个形成乘加核模块；所述乘加核模块沿着第三方向重复排列i个形成一个包含n*m*i个所述乘加单元的所述阵列电路；其中m,n和i为不小于2的整数；所述第一、第二和第三方向均不同；每个所述乘加子模块用于对卷积核一个通道内部权值参数与输入数据的乘加操作进行运算，所述乘加核模块内的多个所述乘加子模块分别用于对卷积核不同通道的权值参数与输入数据的乘加操作进行运算；沿着所述第三方向重复排列的多个所述乘加核模块用于对不同卷积核与输入参数的乘加操作进行运算。

全文数据：

权利要求：

百度查询： 华中科技大学 一种用于卷积神经网络的全流水线型乘加单元阵列电路

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