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申请/专利权人：成都维德青云电子有限公司;上海安路信息科技股份有限公司
摘要：本申请涉及集成电路领域，公开了一种基于FPGA的DDR连续存储电路及其实现方法，即使内存控制器在处理高速数据的过程中产生了中断信号，也可以实现数据连续写入功能并且不丢失数据。该电路包括采样缓存模块、数据切换模块、第一寄存器、第二寄存器、数据处理模块、地址切换模块和内存控制器。内存控制器发出中断信号时：地址切换模块控制采样缓存模块输出数据到数据切换模块，数据切换模块停止发送数据，并将收到的数据分别依次存储至第一寄存器和第二寄存器，数据处理模块停止转发数据。中断结束后，数据处理模块读取第一和第二寄存器中存储的数据并传输至内存控制器后继续向内存控制器转发数据处理模块输出的数据；内存控制器通过DDR物理层接口将收到的数据写入DDR存储器。
主权项：1.一种基于FPGA的DDR连续存储电路，其特征在于，包括：采样缓存模块、数据切换模块、第一寄存器、第二寄存器、数据处理模块、地址切换模块和内存控制器；所述采样缓存模块被配置为获取输入数据并进行缓存；所述地址切换模块被配置为，当接收到所述内存控制器发出的中断信号时将当前的地址减去2个单元，并控制所述采样缓存模块在之后的两个时钟周期输出两个单元的数据到所述数据切换模块；所述数据切换模块被配置为，当接收到所述内存控制器发出的中断信号时立即停止向所述数据处理模块发送数据，并将在之后的两个时钟周期收到的两个单元的数据分别依次存储至所述第一寄存器和所述第二寄存器；所述数据处理模块被配置为，接收到所述内存控制器发出的中断信号时立即停止向所述内存控制器转发所述数据处理模块输出的数据，并在所述中断结束后的两个时钟周期，依次读取所述第一寄存器和所述第二寄存器中存储的数据并传输至所述内存控制器，此后继续向所述内存控制器转发所述数据处理模块输出的数据；所述内存控制器被配置为，通过DDR物理层接口将收到的数据写入DDR存储器。
全文数据：
权利要求：
百度查询： 成都维德青云电子有限公司 上海安路信息科技股份有限公司 一种基于FPGA的DDR连续存储电路及其实现方法
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