申请/专利权人：中兴通讯股份有限公司

申请日：2016-08-12

公开（公告）日：2023-05-30

公开（公告）号：CN107733441B

主分类号：H03M13/11

分类号：H03M13/11

优先权：

专利状态码：有效-授权

法律状态：2023.05.30#授权;2019.09.06#实质审查的生效;2018.02.23#公开

摘要：本发明提供了一种编码方法及装置、译码方法及装置，其中编码方法包括：采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列；其中，0≤R1≤1；对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列；其中，0≤R2≤R1≤1。通过本发明，解决了相关技术中，产生低码率的LDPC编码，会增加译码器的译码时延和硬件复杂度的问题，实现了获得低码率LDPC编码的同时，不会增加译码器的译码时延和硬件复杂度的技术效果。

主权项：1.一种编码方法，其特征在于，包括：采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列，其中，0≤R1≤1；对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列，其中，0≤R2≤R1≤1；其中，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列之前，所述方法还包括：将所述第一比特序列分为t个比特序列片段，其中，所述比特序列片段的数目t与所述码率R1之间存在以下关系： t是大于1的正整数，j是正整数，运算符表示取整操作。

全文数据：编码方法及装置、译码方法及装置技术领域[0001]本发明涉及通信领域，具体而言，涉及一种编码方法及装置、译码方法及装置。背景技术[0002]数字通信系统的发射端通常包括信源、信道编码器和调制器等部分，接收端通常包括解调器、信道译码器和信宿，如图1所示。信道编码器用于给信息比特按照一定的规则引入冗余信息以便接收端信道译码器能够在一定程度上纠正信息在信道上传输时发生的误码。[0003]LDPC码是一种基于稀疏校验矩阵的线性分组码，正是利用它的校验矩阵的稀疏性，才能实现低复杂度的编译码，从而使得LDPC码走向实用化。[0004]LDPC奇偶校验矩阵的图形表示形式是二分图。二分图和校验矩阵之间具有一一对应的关系，一个M*N的奇偶校验矩阵H定义了每个具有N比特的码字满足M个奇偶校验集的约束。一个二分图包括N个变量节点和M个奇偶校验节点。当第m个校验涉及到第η个比特位，即H中第m行第η列的元素Hm，n=l时，将有一根连线连接校验节点m和变量节点η。二分图中，任何同一类的节点之间都不会有连接，并且二分图中的总边数和校验矩阵中非零元素的个数相等。[0005]—类特殊LDPC码由于具有结构化的特征，逐渐成为主流应用。设这种LDPC码的奇偶校验矩阵H为ΜXζXΝXζ矩阵，它是由MXN个分块矩阵构成，每个分块矩阵都是ζXζ的基本置换矩阵的不同幂次，基本置换矩阵为单位阵时，它们都是单位阵的循环移位矩阵文中默认为右移）。具有如下的形式：[0007]如果g=-l，有〆=〇。[0008]如果β是大于或者等于0的整数，定义，在这里P是一个ζXζ的标准置换矩阵，如下所示：[0010]通过这样的幂次$就可以唯一标识每一个分块矩阵，单位矩阵的幂次可用0表示，矩阵一般用-1来表示。这样，如果将H的每个分块矩阵都用它的幂次代替，就得到一个MXN的幂次矩阵Hb。这里，定义Hb是H的基础矩阵，H称为Hb的扩展矩阵。在实际编码时，z=码长基础矩阵的列数N，称为扩展因子。[0011]例如，矩阵[0012][0013]可以用下面的参数z和一个2X4的基础矩阵Hb扩展得到：[0014][0015]因此，也可以说这类LDPC码的编码器是由基础矩阵Hb，扩展因子z及所选择的基本置换矩阵唯一生成的。[0016]LDPC编码的码率与奇偶校验矩阵或者基础矩阵的大小有关，例如一个M行N列的奇偶校验矩阵或者基础矩阵，对应的LDPC编码码率为R=N-MN。[0017]例如，矩阵1[0018][0019]是一个4行12列的基础矩阵，该矩阵对应的LDPC码的编码码率是23;[0020]矩阵2[0021][0022]是一个8行16列的基础矩阵，该矩阵对应的LDPC码的编码码率是12;[0023]而矩阵3[0024][0025]是一个16行24列的基础矩阵，该矩阵对应的LDPC码的编码码率是13。可见，低码率的LDPC码的与奇偶校验矩阵或者基础矩阵通常需要具有更多的行数M。[0026]LDPC码有很多译码算法，其中，信息传递算法MessagePassingalgorithm或者置信度传播算法BeliefPropagationalgorithm，BP算法是LDPC码的主流和基础算法，目前出现了很多改进的有效译码算法。一种被工业界经常使用的译码算法是分层置信度传播算法LayeredBeliefPropagationalgorithm,Layered-BP算法），Layered_BP算法具有迭代次数少，算法收敛快的优势，但是基于Layered-BP算法的译码器硬件时延与奇偶校验矩阵或者基础矩阵的码率有关，码率越低，矩阵的行数越多，并行度越小，时延越大，吞吐量越低。还有一种典型的译码算法被称为全并行译码算法，全并行译码算法具有并行度高，时延小，吞吐量高的优势，但是基于全并行算法的译码器硬件的复杂度也与奇偶校验矩阵或者基础矩阵的码率有关，码率越低，矩阵越大，硬件复杂度越高，硬件实现的难度就越大。[0027]通过上面的说明可以看到，增加LDPC码的奇偶校验矩阵或者基础矩阵的行数，虽然可以获得更低的编码码率，但是也会使得译码器的译码时延或者复杂度相应增加。[0028]针对相关技术中，低码率的LDPC编码方式会增加译码器的译码时延和硬件复杂度的问题，目前尚未有合理的解决方案。发明内容[0029]本发明提供了一种编码方法及装置、译码方法及装置，以至少解决相关技术中，低码率的LDPC编码方式会增加译码器的译码时延和硬件复杂度的问题。[0030]根据本发明的一个方面，提供了一种编码方法，包括：[0031]采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列;其中，OSRiSl;[0032]对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；[0033]将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列；其中，OSR2^Ri^lo[0034]可选地，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列之前，所述方法还包括：[0035]将所述第一比特序列分为t个比特序列片段，其中，所述比特序列片段的数目t与所述码率仏之间存在以下关系：[0036][0037]t是大于1的正整数，j是正整数，运算符Hl表示取整操作。[0038]可选地，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列，包括：[0039]选取步骤:从所述t个比特序列片段中选取^个比特序列片段；[0040]确定步骤:将所述^个比特序列片段中对应位置上的比特进行线性组合，得到比特序列片段Di，其中，[0041]重复执行上述选取步骤和确定步骤，生成w个比特序列片段{Di，D2，···，DW}，其中w为正整数；[0042]级联步骤:将所述w个比特序列片段级联，得到所述第二比特序列。[0043]可选地，将所述。个比特序列片段中对应位置上的比特进行线性组合，包括以下至少之一：[0044]对所述ti个比特序列片段中对应位置上的比特进行二进制相加；[0045]对所述t个比特序列片段中的至少两个比特序列片段先进行交织，然后对所述t个比特序列片段中对应位置上的比特进行二进制相加。[0046]可选地，从所述第一比特序列的t个比特序列片段中选取“个比特序列片段，包括以下至少之一：[0047]根据编码端和译码端的预先约定进行选取；[0048]根据编码端向译码端发送的信令的指示进行选取；[0049]根据译码端向编码端发送的信令的指示进行选取。[0050]可选地，所述比特序列片段的数目W根据^此确定。[0051]可选地，所述第二比特序列的比特序列片段的数目w根据以下公式确定：[0052][0053]其中，运算符I·]!表示取整操作。[0054]可选地，所述第二比特序列的比特长度L2根据!^、仏士确定淇中山是所述第一比特序列的比特长度。[0055]可选地，所述第二比特序列的比特长度L2根据以下公式确定：[0056][0057]其中，运算符I·]!表示取整操作。[0058]可选地，当所述心=13，1?2=15，且所述第一比特序列包括3个比特序列片段{?1，P2，P3}时，所述方法还包括：[0059]对所述比特序列片段Pl和P2进行线性组合，并且对所述比特序列片段Pl和P3进行线性组合，得到第二比特序列；[0060]将第一比特序列和第二比特序列级联，获得码率R2=l5的目标比特序列。[0061]根据本发明的另一个方面，还提供了一种译码方法，包括:采用码率为心的低密度奇偶校验码LDPC对码率为办的目标比特序列进行译码，得到待编码的初始比特序列，其中，OSR2SR1Sl,所述目标比特序列，由第一比特序列和第二比特序列级联形成;所述第一比特序列，由待编码的初始比特序列通过码率为Rj^LDPC进行编码获得;所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。[0062]根据本发明的另一个方面，还提供了一种编码装置，包括：[0063]第一编码模块:用于采用码率为心的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列;其中，[0064]第二编码模块，用于对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；[0065]第三编码模块，用于将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列；其中，〇彡R2彡RiSl。[0066]可选地，所述第二编码模块还用于：[0067]将所述第一比特序列分为t个比特序列片段，其中，所述比特序列片段的数目t与所述码率仏之间存在以下关系：[0068][0069]t是大于1的正整数，j是正整数，运算符|·]]表示取整操作。[0070]可选地，所述第二编码模块包括：[0071]选取单元，用于从所述第一比特序列的t个比特序列片段中选取以个比特序列片段；[0072]组合单元，用于将所述以个比特序列片段中对应位置上的比特进行线性组合，得至Ij比特序列片段Di，其中[0073]级联单元，用于将所述选取单元和组合单元生成的w个比特序列片段DllD2,…，Dw}级联，得到所述第二比特序列，其中w为正整数。[0074]可选地，所述组合单元还用于以下至少之一：[00M]对所述t个比特序列片段中对应位置上的比特进行二进制相加；[0076]对所述t个比特序列片段中的至少两个比特序列片段先进行交织，然后对所述t个比特序列片段中对应位置上的比特进行二进制相加。[0077]可选地，所述组合单元还用于：[0078]根据编码端和译码端的预先约定，从所述第一比特序列的t个比特序列片段中选取七个比特序列片段；[0079]根据编码端向译码端发送的信令的指示，从所述第一比特序列的t个比特序列片段中选取七个比特序列片段；[0080]根据译码端向编码端发送的信令的指示，从所述第一比特序列的t个比特序列片段中选取七个比特序列片段。[0081]可选地，所述第二比特序列的比特序列片段的数目W根据根据IR^R2确定。[0082]可选地，所述第二比特序列的比特序列片段的数目w根据以下公式确定：[0083][0084]其中，运算符[Η表示取整操作。[0085]可选地，所述第二比特序列的比特长度L2根据!^^确定义中山是所述第一比特序列的比特长度。[0086]可选地，所述第二比特序列的比特长度L2根据以下公式确定：[0087][0088]其中，运算符|[·1表示取整操作。[0089]可选地，当所述心=13，1?2=15，且所述第一比特序列包括3个比特序列片段{?1，Ρ2，Ρ3}时：[0090]所述组合单元还用于，对所述比特序列片段Pl和P2进行线性组合，并且对所述比特序列片段Pl和P3进行线性组合，得到第二比特序列；[0091]所述级联单元还用于，将第一比特序列和第二比特序列级联，获得码率R2=l5的目标比特序列。[0092]根据本发明的另一个方面，还提供了一种译码装置，包括：[0093]译码模块，用于采用码率为R1的低密度奇偶校验码LDPC对码率为办的目标比特序列进行译码，其中，〇彡R2彡R1Sl,且：[0094]所述目标比特序列，由第一比特序列和第二比特序列级联形成；[0095]所述第一比特序列，由待编码的初始比特序列通过码率为RJ^LDPC进行编码获得；[0096]所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。[0097]根据本发明的另一个方面，还提供了一种编码装置，包括第一处理器和用于存储所述第一处理器可执行的指令的第一存储器，当所述指令被所述第一处理器执行时，执行以下操作：[0098]采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列，其中，〇彡Ri彡1;[0099]对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；[0100]将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列，其中，OSR2^Ri^lo[0101]可选地，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列之前，所述第一处理器还用于执行以下操作：[0102]将所述第一比特序列分为t个比特序列片段，其中，所述比特序列片段的数目t与所述码率仏之间存在以下关系：[0103][0104]t是大于1的正整数，j是正整数，运算符Ι·1表示取整操作。[0105]可选地，所述第一处理器还用于执行以下操作：[0106]选取步骤:从所述t个比特序列片段中选取^个比特序列片段；[0107]组合步骤:将所述以个比特序列片段中对应位置上的比特进行线性组合，得到比特序列片段Di，其中，[0108]重复执行上述选取步骤和组合步骤，生成w个比特序列片段D1,D2，〜，Dw}，其中w为正整数；[0109]将所述w个比特序列片段级联，得到所述第二比特序列。[0110]可选地，所述第一处理器从所述第一比特序列的t个比特序列片段中选取以个比特序列片段，包括以下至少之一的操作：[0111]根据编码端和译码端的预先约定进行选取；[0112]根据编码端向译码端发送的信令的指示进行选取；[0113]根据译码端向编码端发送的信令的指示进行选取。[0114]根据本发明的另一个方面，还提供了一种译码装置，其特征在于，包括第二处理器和用于存储所述第二处理器可执行的指令的第二存储器，当所述指令被所述第二处理器执行时，执行以下操作：[0115]采用码率为R1的低密度奇偶校验码LDPC对码率为办的目标比特序列进行译码得到待编码的初始比特序列，其中，〇彡R2彡R1S1，所述目标比特序列，由第一比特序列和第二比特序列级联形成，所述第一比特序列，由待编码的初始比特序列通过码率为Rj^LDPC进行编码获得，所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。[0116]通过本发明，采用低码率Rj^LDPC对初始比特序列进行编码，得到第一比特序列后进行分段，然后将第一比特序列中的至少两个比特序列片段进行线性组合获得第二比特序列，然后由第一比特序列和第二比特序列级联形成更低码率为R2的目标比特序列，其中〇彡R2SR1Sl，这样在目标比特序列的传递过程中码率为更低的R2,保证了传播速度，而在译码阶段，由于目标比特序列是由第一比特序列和第二比特序列级联获得，译码器直接采用码率为Rj^LDPC进行译码即可，解决了相关技术中，低码率的LDPC编码方式会增加译码器的译码时延和硬件复杂度的问题，实现了获得低码率LDPC编码的同时，不会增加译码器的译码时延和硬件复杂度的技术效果。附图说明[0117]此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：[0118]图1是相关技术中通信系统发射端和接收端的拓扑图；[0119]图2是根据本发明实施例1的编码方法的流程图；[0120]图3是根据本发明实施例1的译码方法的流程图；[0121]图4是根据本发明实施例2的编码装置的结构框图（一）；[0122]图5是根据本发明实施例2的编码装置的结构框图（二）；[0123]图6是根据本发明实施例2的译码装置的结构框图；[0124]图7是根据本发明实施例3的编码装置的结构框图；[0125]图8是根据本发明实施例3的译码装置的结构框图；[0126]图9是根据本发明优选实施例2的编码方法的示意图；[0127]图10是根据本发明优选实施例3的编码方法的示意图；[0128]图11是根据本发明优选实施例4的编码方法的示意图。具体实施方式[0129]下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。[0130]需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。[0131]实施例1[0132]根据本发明实施例，提供了一种编码方法实施例，需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。[0133]图2是根据本发明实施例1的编码方法的流程图。如图2所示，本实施例提供了一种编码方法，包括：[0134]S201，采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列;其中，[0135]S203,对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；[0136]S205,将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列；其中，0R2Ri1。[0137]通过上述步骤，采用低码率Rj^LDPC对初始比特序列进行编码，得到第一比特序列后进行分段，然后将第一比特序列中的至少两个比特序列片段进行线性组合获得第二比特序列，然后由第一比特序列和第二比特序列级联形成更低码率为R2的目标比特序列，其中OSR2SR1Sl,这样在目标比特序列的传递过程中码率为更低的R2,保证了传播速度，而在译码阶段，由于目标比特序列是由第一比特序列和第二比特序列级联获得，译码器直接采用码率为Rj^LDPC进行译码即可，解决了相关技术中，产生低码率的LDPC编码，会增加译码器的译码时延和硬件复杂度的问题，实现了获得低码率LDPC编码的同时，不会增加译码器的译码时延和硬件复杂度的技术效果。[0138]本实施例的优选方案中，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列之前，需要先将第一比特序列分为t个比特序列片段，其中，比特序列片段的数目t与码率R1之间存在以下关系：[0139][0140]t是大于1的正整数，j是正整数，运算符|·1表示向上、向下或者舍入等取整操作。[0141]本实施例的另一优选方案中，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列，具体包括以下步骤：[0142]选取步骤:从t个比特序列片段中选取以个比特序列片段；[0143]确定步骤:将^个比特序列片段中对应位置上的比特进行线性组合，得到比特序列片段Di，其中，[0144]重复执行上述选取步骤和确定步骤，生成w个比特序列片段{Di，D2，···，DW}，其中w为正整数；[0145]级联步骤:将所述w个比特序列片段级联，得到所述第二比特序列。[0146]需要说明的是，上述确定步骤中将所述t个比特序列片段中对应位置上的比特进行线性组合，可以通过下述任一方式实现：[0147]对所述t个比特序列片段中对应位置上的比特进行二进制相加；[0148]对所述t个比特序列片段中的至少两个比特序列片段先进行交织，然后对所述t个比特序列片段中对应位置上的比特进行二进制相加。[0149]当然，比特序列片段中对应位置上的比特进行线性组合，也可以通过其他方式实现，任何在本实施例的基础上等同替换或引申的方式，都在本实施例的保护范围内，本实施例对此不作限定。[0150]本实施例的另一个优选方案中，对如何从第一比特序列的t个比特序列片段中，选取^个比特序列片段以及选取哪几个比特序列片段进行具体的说明，主要包括但不限于以下方式：[0151]可以根据编码端和译码端的预先约定进行选取;也可以根据编码端向译码端发送的信令的指示进行选取;也可以根据译码端向编码端发送的信令的指示进行选取。[0152]本实施例中提及的比特序列片段的数目w根据IR^R2确定。根据以下公式确定：[0153]其中，运算符|·1表示取整操作。[0154]本实施例中提及的第二比特序列的比特长度1^2根据L1AhR2确定，具体根据以下公式确定：[0155][0156]其中，L1是所述第一比特序列的比特长度，运算符I·]]表示取整操作。[0157]本实施例的一个优选实施例中，可以采用码率为13的LDPC码对待编码的比特序列〇进行编码，得到编码后的比特序列Ρ;然后将比特序列P分为3个比特序列片段{Ρ1，Ρ2，Ρ3};然后对比特序列片段Pl和Ρ2进行线性组合，并且对比特序列片段Pl和Ρ3进行线性组合，得到比特序列Q;将比特序列P和比特序列Q级联，获得码率为15的比特序列S。[0158]通过上述优选实施例可以看出，在比特序列S的传递过程中码率为15,保证了传播速度，而在译码阶段，由于比特序列S是由比特序列P和比特序列Q级联获得，译码器直接采用码率为13的LDPC进行译码即可，解决了相关技术中，产生低码率的LDPC编码，会增加译码器的译码时延和硬件复杂度的问题，实现了获得低码率LDPC编码的同时，不会增加译码器的译码时延和硬件复杂度的技术效果。[0159]需要说明的是，上述编码方法的执行主体可以是编码器，也可以是其他的具有编码功能的设备，本实施例对此不作限定。[0160]为了更好地理解本发明，本实施例还提供了一种译码方法。图3是根据本发明实施例1的译码方法的流程图。如图3所示，本译码方法包括：[0161]S301，采用码率为R1的低密度奇偶校验码LDPC对码率为办的目标比特序列进行译码得到待编码的初始比特序列，其中，OSR2SR1Sl,[0162]所述目标比特序列，由第一比特序列和第二比特序列级联形成；[0163]所述第一比特序列，由待编码的初始比特序列通过码率为RJ^LDPC进行编码获得；[0164]所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。[0165]通过上述步骤，采用码率为R1的低密度奇偶校验码LDPC对码率为办的目标比特序列进行译码，其中，OSR2SR1Sl,目标比特序列，由第一比特序列和第二比特序列级联形成;第一比特序列，由待编码的初始比特序列通过码率为Rj^LDPC进行编码获得;第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。由于目标比特序列是由第一比特序列和第二比特序列级联获得，译码器直接采用码率为Rj^LDPC进行译码即可，解决了相关技术中，产生低码率的LDPC编码，会增加译码器的译码时延和硬件复杂度的问题，实现了获得低码率LDPC编码的同时，不会增加译码器的译码时延和硬件复杂度的技术效果。[0166]需要说明的是，上述译码方法的执行主体可以是译码器，也可以是其他的具有译码功能的设备，本实施例对此不作限定。[0167]通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到根据上述实施例的方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质（如R0MRAM、磁碟、光盘）中，包括若干指令用以使得一台终端设备可以是手机，计算机，服务器，或者网络设备等执行本发明各个实施例的方法。[0168]实施例2[0169]在本实施例中还提供了一种编码装置，应用于编码设备，该装置用于实现上述实施例及优选实施方式，已经进行过说明的不再赘述。如以下所使用的，术语“模块”可以实现预定功能的软件和或硬件的组合。尽管以下实施例所描述的装置较佳地以软件来实现，但是硬件，或者软件和硬件的组合的实现也是可能并被构想的。[0170]图4是根据本发明实施例2的编码装置的结构框图（一），如图4所示，本编码装置包括：[0171]第一编码模块40:用于采用码率为心的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列;其中，OSR1Sl;[0172]第二编码模块42,连接第一编码模块30,用于对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；[0173]第三编码模块44,连接第二编码模块32,用于将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列;其中，OSR2SR1SU[0174]通过上述编码装置，第一编码模块40采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列；第二编码模块42对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；第三编码模块44将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列，通过上述技术方案，解决了相关技术中，产生低码率的LDPC编码，会增加译码器的译码时延和硬件复杂度的问题，实现了获得低码率LDPC编码的同时，不会增加译码器的译码时延和硬件复杂度的技术效果。[0175]本实施例的优选实施方式中，第二编码模块还用于将第一比特序列分为t个比特序列片段，其中，比特序列片段的数目t与码率Ri之间存在以下关系：[0176][0177]t是大于1的正整数，j是正整数，运算符|‘1表示取整操作。[0178]图5是根据本发明实施例2的编码装置的结构框图（二）。如图5所示，在本实施例的一个优选实施方式中，第二编码模块32包括：[0179]选取单元420,用于从第一比特序列的t个比特序列片段中选取。个比特序列片段；[0180]组合单元422,用于将“个比特序列片段中对应位置上的比特进行线性组合，得到比特序列片段D1，其中[0181]级联单元424，用于将选取单元和组合单元生成的w个比特序列片段{Di，D2，…，Dw}级联，得到第二比特序列，其中w为正整数。[0182]需要说明的是，上述确定步骤中将所述t个比特序列片段中对应位置上的比特进行线性组合，可以通过下述任一方式实现：[0183]对所述t个比特序列片段中对应位置上的比特进行二进制相加；[0184]对所述t个比特序列片段中的至少两个比特序列片段先进行交织，然后对所述t个比特序列片段中对应位置上的比特进行二进制相加。[0185]当然，比特序列片段中对应位置上的比特进行线性组合，也可以通过其他方式实现，任何在本实施例的基础上等同替换或引申的方式，都在本实施例的保护范围内，本实施例对此不作限定。[0186]本实施例的另一个优选方案中，对如何从第一比特序列的t个比特序列片段中，选取^个比特序列片段以及选取哪几个比特序列片段进行具体的说明，主要包括但不限于以下方式：[0187]可以根据编码端和译码端的预先约定进行选取;也可以根据编码端向译码端发送的信令的指示进行选取;也可以根据译码端向编码端发送的信令的指示进行选取。[0188]本实施例中提及的比特序列片段的数目w根据IR^R2确定。根据以下公式确定：[0189]其中，运算符|[·1表示取整操作。[0190]本实施例中提及的第二比特序列的比特长度1^2根据L1AhR2确定，具体根据以下公式确定：[0191][0192]其中，L1是所述第一比特序列的比特长度，运算符|·1表示取整操作。[0193]本实施例的一个优选实施例中，还提供了一种编码装置，包括：[0194]第四编码模块，用于采用码率为13的低密度奇偶校验码LDPC对待编码的比特序列〇进行编码，得到编码后的比特序列P;[0195]划分模块，将所述比特序列P分为3个比特序列片段{P1，P2，P3};[0196]第五编码模块，用于对所述比特序列片段Pl和P2进行线性组合，并且对所述比特序列片段Pl和P3进行线性组合，得到比特序列Q;[0197]第六编码模块，用于将比特序列P和比特序列Q级联，获得码率为15的比特序列S。[0198]为了更好地理解本发明，本实施例还提供了一种译码装置。图6是根据本发明实施例2的译码装置的结构框图。如图6所示，本译码装置包括：[0199]译码模块60,用于采用码率为心的低密度奇偶校验码LDPC对码率为办的目标比特序列进行译码得到待编码的初始比特序列，其中，OSR2SRid:[0200]所述目标比特序列，由第一比特序列和第二比特序列级联形成；[0201]所述第一比特序列，由待编码的初始比特序列通过码率为RJ^LDPC进行编码获得；[0202]所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。[0203]通过上述装置，译码模块采用码率为心的低密度奇偶校验码LDPC对码率为办的目标比特序列进行译码得到待编码的初始比特序列，其中，目标比特序列，由第一比特序列和第二比特序列级联形成；所述第一比特序列，由待编码的初始比特序列通过码率为心的LDPC进行编码获得;所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。通过上述技术方案解决了相关技术中，产生低码率的LDPC编码，会增加译码器的译码时延和硬件复杂度的问题，实现了获得低码率LDPC编码的同时，不会增加译码器的译码时延和硬件复杂度的技术效果。[0204]需要说明的是，本发明上述实施例中各个模块及单元可以应用于的实体至少包括编码器或译码器，上述各个模块是可以通过软件或硬件来实现的，对于后者，可以通过以下方式实现，但不限于此:上述模块均位于同一处理器处理器位于上述编码器或译码器中）中；或者，上述各个模块以任意组合的形式分别位于不同的处理器中。[0205]实施例3[0206]为了更好地理解本发明上述实施例的技术方案，本发明实施例还提供了一种实体编码装置。图7是根据本发明实施例3的编码装置的结构框图。如图7所示，该实体编码装置包括第一处理器70和用于存储所述第一处理器70可执行的指令的第一存储器72,当所述指令被所述第一处理器70执行时，执行以下操作：[0207]采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列，其中，〇彡Ri彡1;[0208]对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；[0209]将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列，其中，OSR2^Ri^lo[0210]通过本编码装置，第一处理器70采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列，其中，OSR1Sl;对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列;将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列，通过上述技术方案，解决了相关技术中，产生低码率的LDPC编码，会增加译码器的译码时延和硬件复杂度的问题，实现了获得低码率LDPC编码的同时，不会增加译码器的译码时延和硬件复杂度的技术效果。[0211]本发明实施例的优选实施方式中，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列之前，所述第一处理器还用于执行以下操作：[0212]将所述第一比特序列分为t个比特序列片段，其中，所述比特序列片段的数目t与所述码率仏之间存在以下关系：[0213][0214]t是大于1的正整数，j是正整数，运算符〖·]]表示取整操作。[0215]优选的，第一处理器还用于执行以下操作：[0216]选取步骤:从所述t个比特序列片段中选取^个比特序列片段；[0217]组合步骤:将所述^个比特序列片段中对应位置上的比特进行线性组合，得到比特序列片段Di，其中，[0218]重复执行上述选取步骤和组合步骤，生成w个比特序列片段D1,D2，〜，Dw}，其中w为正整数；[0219]将所述w个比特序列片段级联，得到所述第二比特序列。[0220]优选的，将所述七个比特序列片段中对应位置上的比特进行线性组合，包括以下至少之一：[0221]对所述tl个比特序列片段中对应位置上的比特进行二进制相加；[0222]对所述t个比特序列片段中的至少两个比特序列片段先进行交织，然后对所述t个比特序列片段中对应位置上的比特进行二进制相加。[0223]优选的，所述第一处理器从所述第一比特序列的t个比特序列片段中选取以个比特序列片段，包括以下至少之一的操作：[0224]根据编码端和译码端的预先约定进行选取；[0225]根据编码端向译码端发送的信令的指示进行选取；[0226]根据译码端向编码端发送的信令的指示进行选取。[0227]优选的，所述比特序列片段的数目w根据^此确定。[0228]优选的，所述第二比特序列的比特序列片段的数目w根据以下公式确定：[0229]其中，运算符1·〗表示取整操作。[0230]优选的，所述第二比特序列的比特长度L2根据!^、仏士确定义中山是所述第一比特序列的比特长度。[0231]优选的，所述第二比特序列的比特长度L2根据以下公式确定：[0232][0233]其中，运算符H，1表示取整操作。[0234]优选的，当所述心=13，1?2=15，且所述第一比特序列包括3个比特序列片段{?1，P2，P3}时，所述方法还包括：[0235]对所述比特序列片段Pl和P2进行线性组合，并且对所述比特序列片段Pl和P3进行线性组合，得到第二比特序列；[0236]将第一比特序列和第二比特序列级联，获得码率R2=l5的目标比特序列。[0237]为了更好地理解本发明上述实施例的技术方案，本发明实施例还提供了一种实体译码装置。图8是根据本发明实施例3的译码装置的结构框图。如图8所示，本实施例的译码装置包括:第二处理器80和用于存储所述第二处理器80可执行的指令的第二存储器82，当所述指令被所述第二处理器80执行时，执行以下操作：[0238]采用码率为R1的低密度奇偶校验码LDPC对码率为办的目标比特序列进行译码得到待编码的初始比特序列，其中，〇彡R2彡R1S1，所述目标比特序列，由第一比特序列和第二比特序列级联形成，所述第一比特序列，由待编码的初始比特序列通过码率为Rj^LDPC进行编码获得，所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。[0239]通过上述译码装置，第二处理器80采用码率为R1的低密度奇偶校验码LDPC对码率为R2的目标比特序列进行译码得到待编码的初始比特序列，其中，OSR2SR1Sl，所述目标比特序列，由第一比特序列和第二比特序列级联形成，所述第一比特序列，由待编码的初始比特序列通过码率为Rj^LDPC进行编码获得，所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得，通过上述技术方案，解决了相关技术中，产生低码率的LDPC编码，会增加译码器的译码时延和硬件复杂度的问题，实现了获得低码率LDPC编码的同时，不会增加译码器的译码时延和硬件复杂度的技术效果。[0240]需要说明的是，上述实体编码装置和实体译码装置可以是芯片、单片机等处理装置，也可以是编码器、译码器等实体设备，本实施例对此不作限定。[0241]为了更好地理解本发明，本实施例提供了一些优选实施例进行说明。[0242]优选实施例1[0243]本发明实施例，提供了一种低密度奇偶校验码的编码方法。该方法包括：[0244]步骤1:待编码的第一比特序列1相当于上述实施例的初始比特序列），采用编码码率为心的低密度奇偶校验码进行编码，得到编码后的第二比特序列C相当于上述实施例的第一比特序列）；其中，0彡R1Sl;[0245]步骤2:第二比特序列C中的全部或部分比特序列片段进行线性组合，得到第三比特序列D相当于上述实施例的第二比特序列）；[0246]步骤3:将第二比特序列C和第三比特序列D级联，组成编码码率为R2的第四比特序列E相当于上述实施例的目标比特序列）；其中，OSR2SR1SU[0247]其中，所述第二比特序列C中的全部或部分比特序列分段是指所述的第二比特序列C可以分为t个比特序列片段IC1,C2,……Ct}，其中，所述比特序列片段的数目t与所述编码码率R1之间存在如下关系如下关系：[0248][0249]其中，j是正整数，运算符IHj表示向上、向下或者舍入等取整操作。[0250]对所述的第二比特序列C的全部或部分比特序列进行线性组合得到第三比特序列D的方法包括：[0251]从所述第二比特序列C的t个比特序列片段ICllC2,……Ct}中选取t个比特序列片段，将所述七个比特序列片段中对应位置上的比特进行线性组合，得到新的比特序列片段Dl，其中ti彡t;从t个比特序列片段{Ci,C2,......Ct}中选取t2个比特序列片段，将所述t2个比特序列片段中对应位置上的比特进行线性组合，得到新的比特序列片段D2,其中t2t;依此类推，直到生成w个新的比特序列片段{D^Ds，···，DW}。将w个新的比特序列片段级联，得到第三比特序列D。[0252]进一步地，对所述多个比特序列片段中对应位置上的比特进行线性组合是指，对所述多个比特进行二进制相加也可以称为“异或”）；或者，对所述多个比特序列片段中的部分比特序列片段先进行交织，然后对所述多个比特序列片段中对应位置上的比特进行二进制相加异或）。[0253]进一步地，所述用于生成新的比特序列片段其中KiSw比特序列片段，可以是发送端和接收端预先约定，或者，由发送端通过信令通知接收端，或者，由接收端通过信令通知发送端。[0254]进一步地，所述第三比特序列D的比特序列片段的数目w可以由目标码率1?2确定。具体地，[0255][0256]其中R1是所述第二比特序列C的编码码率，t是第二比特序列C的比特序列片段数目，运算符〖·1表示向上、向下或者舍入等取整操作。[0257]进一步地，所述第三比特序列D的长度L2比特可以由目标码率此确定。具体地[0258][0259]其中R1是所述第二比特序列C的编码码率，1^是第二比特序列C的长度比特），运算符I·]!表示向上、向下或者舍入等取整操作。[0260]优选实施例2[0261]图9是根据本发明优选实施例2的编码方法的示意图。如图9所示，对于编码码率为R1的低密度奇偶校验码，可以通过如下方法得到编码码率为R2的低密度奇偶校验码，在本实施例中，假设Ri=13,R2=15。[0262]对待编码的第一比特序列I，假设第一比特序列I的长度为1000比特，利用编码码率为R1=13的低密度奇偶校验码的奇偶校验矩阵或者基础矩阵（例如16行24列的基础校验矩阵）编码生成第二比特序列C，第二比特序列C的长度为1^=3000比特。其中，第二比特序列C可以分为[0263][0264]个比特序列片段{01，：2，：3}，这里」的取值为」=1。其中：1是信息比特序列片段，：2和C3是校验比特序列片段，和C3的长度都是1000比特。[0265]对第二比特序列C中的部分或全部比特序列片段进行线性组合得到第三比特序列D。其中，第三比特序列D中包含[0266][0267]个比特序列片段D1J2K每个比特序列片段的长度为1000比特。并且第三比特序列D的长度为[0268][0269]比特。[0270]具体地，发送端和接收端根据预先约定的规则，从所述第二比特序列C的t=3个比特序列片段{Ci，C2,C3}中选取ti=2个比特序列片段Ci和C2,其中Ci是信息比特序列片段，C2是校验比特序列片段，将所述2个比特序列片段中对应位置上的比特进行二进制累加，得到新的比特序列片段D1;从所述第二比特序列C的t=3个比特序列片段中选取t2=2个比特序列片段CjPC3,其中Cl是信息比特序列片段，C3是校验比特序列片段，将所述2个比特序列片段中对应位置上的比特进行二进制累加，得到新的比特序列片段D2;将新的比特序列DjPD2级联，就得到第三比特序列D={D^DJ。[0271]将第二比特序列C和第三比特序列D级联，得到编码码率为R2=15的第四比特序列E={C，D}〇[0272]优选实施例3[0273]图10是根据本发明优选实施例3的编码方法的示意图。如图10所示，对于编码码率为心的低密度奇偶校验码，可以通过如下方法得到编码码率为R2的低密度奇偶校验码，在本实施例中，假设Ri=13，R2=16。[0274]对待编码的第一比特序列I，假设第一比特序列I的长度为1000比特，利用编码码率为R1=13的低密度奇偶校验码的奇偶校验矩阵或者基础矩阵（例如16行24列的基础校验矩阵）编码生成第二比特序列C，第二比特序列C的长度为1^=3000比特。其中，第二比特序列C可以分为[0275][0276]个比特序列片段IC1,C2,C3}，这里j的取值为j=l。其中^是信息比特序列片段，C2和C3是校验比特序列片段，和C3的长度都是1000比特。[0277]对第二比特序列C中的部分或全部比特序列片段进行线性组合得到第三比特序列D。其中，第三比特序列D中包含[0278][0279]个比特序列片段D1J2,D3}，每个比特序列片段的长度为1000比特。并且第三比特序列D的长度为[0280][0281]比特。[0282]具体地，发送端和接收端根据预先约定的规则，从所述第二比特序列C的t=3个比特序列片段{Ci，C2,C3}中选取ti=2个比特序列片段Ci和C2,其中Ci是信息比特序列片段，C2是校验比特序列片段，将所述2个比特序列片段中的：2比特序列片段进行交织，然后将所述2个比特序列片段其中包含交织后的比特序列片段C2和未交织的比特序列片段C1中对应位置上的比特进行二进制累加，得到新的比特序列片段D1;从所述第二比特序列C的t=3个比特序列片段{Cl，C2,C3}中选取t2=2个比特序列片段Cl和C3,其中Cl是信息比特序列片段，C3是校验比特序列片段，将所述2个比特序列片段中对应位置上的比特进行二进制累加，得至噺的比特序列片段D2;从所述第二比特序列C的t=3个比特序列片段IC1,C2,C3}中选取t3=3个比特序列片段Ci，C2，和C3，其中Ci是彳目息比特序列片段，C2和C3是fe验比特序列片段，将所述3个比特序列片段中的C3比特序列片段进行交织，然后将所述3个比特序列片段其中包含交织后的比特序列片段C3和未交织的比特序列片段CjPC2中对应位置上的比特进行二进制累加，得到新的比特序列片段D3;将新的比特序列D1,DdPD3级联，就得到第三比特序列D={Dl，D2，D3}。[0283]将第二比特序列C和第三比特序列D级联，得到编码码率为R2=16的第四比特序列E={C，D}〇[0284]优选实施例4[0285]图11是根据本发明优选实施例4的编码方法的示意图。如图11所示，对于编码码率为心的低密度奇偶校验码，可以通过如下方法得到编码码率为R2的低密度奇偶校验码，在本实施例中，假设Ri=23，R2=13。[0286]对待编码的第一比特序列I，假设第一比特序列I的长度为1000比特，利用编码码率为Ri=23的低密度奇偶校验码的奇偶校验矩阵或者基础矩阵例如4行12列的基础校验矩阵）编码生成第二比特序列C，第二比特序列C的长度SL1=1500比特。其中，第二比特序列C可以分为[0287][0288]个比特序列片段IC1,C2,C3}，这里j的取值为j=2。其中CjPC2是信息比特序列片段，C3是校验比特序列片段，和C3的长度都是500比特。[0289]对第二比特序列C中的部分或全部比特序列片段进行线性组合得到第三比特序列D。其中，第三比特序列D中包含[0290][0291]个比特序列片段D1J2,D3}，每个比特序列片段的长度为500比特。并且第三比特序列D的长度为[0292]比特。[0293]具体地，发送端和接收端根据预先约定的规则，从所述第二比特序列C的t=3个比特序列片段{Ci，C2,C3}中选取ti=2个比特序列片段Ci和C2,其中Ci是信息比特序列片段，C2是校验比特序列片段，将所述2个比特序列片段中对应位置上的比特进行二进制累加，得到新的比特序列片段D1;从所述第二比特序列C的t=3个比特序列片段中选取t2=2个比特序列片段CjPC3,其中Cl是信息比特序列片段，C3是校验比特序列片段，将所述2个比特序列片段中对应位置上的比特进行二进制累加，得到新的比特序列片段D2;从所述第二比特序列C的t=3个比特序列片段{，：2，：3}中选取。=2个比特序列片段：2和：3，其中：2和C3是校验比特序列片段，将所述2个比特序列片段中的C3比特序列片段进行交织，然后将所述2个比特序列片段其中包含交织后的比特序列片段C3和未交织的比特序列片段C2中对应位置上的比特进行二进制累加，得到新的比特序列片段D3;将新的比特序列D1,DdPD3级联，就得到第三比特序列D=D1，D2，D3}。[0294]将第二比特序列C和第三比特序列D级联，得到编码码率为R2=13的第四比特序列E={C，D}〇[0295]实施例4[0296]本发明的实施例还提供了一种存储介质。可选地，在本实施例中，上述存储介质可以用于保存上述实施例一所提供的编码方法和译码方法所执行的程序代码。[0297]可选地，在本实施例中，上述存储介质可以位于计算机网络中计算机终端群中的任意一个计算机终端中，或者位于移动终端群中的任意一个移动终端中。[0298]可选地，在本实施例中，存储介质被设置为存储用于执行以下步骤的程序代码：[0299]Sl，采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列;其中，OSR1Sl;[0300]S2,对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；[0301]S3,将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列；其中，0^R2^Ri^1〇[0302]本发明的实施例还提供了一种存储介质。可选地，在本实施例中，上述存储介质可以被设置为存储用于执行以下步骤的程序代码：[0303]SI，采用码率为R1的低密度奇偶校验码LDPC对码率为办的目标比特序列进行译码得到待编码的初始比特序列，其中，〇R2R11，且：[0304]所述目标比特序列，由第一比特序列和第二比特序列级联形成；[0305]所述第一比特序列，由待编码的初始比特序列通过码率为RJ^LDPC进行编码获得；[0306]所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。[0307]上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。[0308]在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。[0309]在本申请所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。[0310]所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。[0311]另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。[0312]所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备可为个人计算机、服务器或者网络设备等执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括:U盘、只读存储器R0M，Read-0nlyMemory、随机存取存储器RAM，RandomAccessMemory、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。[0313]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

权利要求：1.一种编码方法，其特征在于，包括：采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列，其中，O彡R1Sl;对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列，其中，OSR2SR1^Ξΐ〇2.根据权利要求1所述的方法，其特征在于，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列之前，所述方法还包括：将所述第一比特序列分为t个比特序列片段，其中，所述比特序列片段的数目t与所述码率R1之间存在以下关系：t是大于1的正整数，j是正整数，运算符[[·]]表示取整操作。3.根据权利要求2所述的方法，其特征在于，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列，包括：选取步骤:从所述t个比特序列片段中选取七个比特序列片段；组合步骤:将所述七个比特序列片段中对应位置上的比特进行线性组合，得到比特序列片段D1，其中，Kt1St;重复执行上述选取步骤和组合步骤，生成w个比特序列片段DllD2,其中w为正整数；将所述w个比特序列片段级联，得到所述第二比特序列。4.根据权利要求3所述的方法，其特征在于，将所述七个比特序列片段中对应位置上的比特进行线性组合，包括以下至少之一：对所述个比特序列片段中对应位置上的比特进行二进制相加；对所述个比特序列片段中的至少两个比特序列片段先进行交织，然后对所述t个比特序列片段中对应位置上的比特进行二进制相加。5.根据权利要求3所述的方法，其特征在于，从所述第一比特序列的t个比特序列片段中选取“个比特序列片段，包括以下至少之一：根据编码端和译码端的预先约定进行选取；根据编码端向译码端发送的信令的指示进行选取；根据译码端向编码端发送的信令的指示进行选取。6.根据权利要求3-5任一项所述的方法，其特征在于，所述比特序列片段的数目w根据t、Ri、R2确定。7.根据权利要求6所述的方法，其特征在于，所述第二比特序列的比特序列片段的数目w根据以下公式确定：其中，运算符[[·]]表示取整操作。8.根据权利要求3所述的方法，其特征在于，所述第二比特序列的比特长度L2根据U、Ri、R2确定，其中，L1是所述第一比特序列的比特长度。9.根据权利要求8所述的方法，其特征在于，所述第二比特序列的比特长度1^根据以下公式确定：其中，运算符[[·]]表示取整操作。10.根据权利要求1所述的方法，其特征在于，当所述Ri=13，R2=15，且所述第一比特序列包括3个比特序列片段{P1，P2，P3}时，所述方法还包括：对所述比特序列片段Pl和P2进行线性组合，并且对所述比特序列片段Pl和P3进行线性组合，得到第二比特序列；将第一比特序列和第二比特序列级联，获得码率R2=l5的目标比特序列。11.一种译码方法，其特征在于，包括：采用码率为R1的低密度奇偶校验码LDPC对码率为1?2的目标比特序列进行译码，得到待编码的初始比特序列，其中，〇彡R2彡R1^a，所述目标比特序列，由第一比特序列和第二比特序列级联形成，所述第一比特序列，由待编码的初始比特序列通过码率为Rj^LDPC进行编码获得，所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。12.—种编码装置，其特征在于，包括：第一编码模块：用于采用码率为心的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列;其中，第二编码模块，用于对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；第三编码模块，用于将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列；其中，〇彡R2彡Ril。13.根据权利要求12所述的装置，其特征在于，所述第二编码模块还用于：将所述第一比特序列分为t个比特序列片段，其中，所述比特序列片段的数目t与所述码率R1之间存在以下关系：t是大于1的正整数，j是正整数，运算符[[·]]表示取整操作。14.根据权利要求13所述的装置，其特征在于，所述第二编码模块包括：选取单元，用于从所述第一比特序列的t个比特序列片段中选取七个比特序列片段；组合单元，用于将所述以个比特序列片段中对应位置上的比特进行线性组合，得到比特序列片段Di，其中级联单元，用于将所述选取单元和组合单元生成的w个比特序列片段{D^Ds，···，0“级联，得到所述第二比特序列，其中w为正整数。15.根据权利要求14所述的装置，其特征在于，所述组合单元还用于以下至少之一：对所述ti个比特序列片段中对应位置上的比特进行二进制相加；对所述ti个比特序列片段中的至少两个比特序列片段先进行交织，然后对所述个比特序列片段中对应位置上的比特进行二进制相加。16.根据权利要求14所述的装置，其特征在于，所述组合单元还用于：根据编码端和译码端的预先约定，从所述第一比特序列的t个比特序列片段中选取七个比特序列片段；根据编码端向译码端发送的信令的指示，从所述第一比特序列的t个比特序列片段中选取t个比特序列片段；根据译码端向编码端发送的信令的指示，从所述第一比特序列的t个比特序列片段中选取t个比特序列片段。17.根据权利要求14-16任一项所述的装置，其特征在于，所述第二比特序列的比特序列片段的数目w根据IR^R2确定。18.根据权利要求17所述的装置，其特征在于，所述第二比特序列的比特序列片段的数目w根据以下公式确定：其中，运算符[[·]]表示取整操作。19.根据权利要求14-16任一项所述的装置，其特征在于，所述第二比特序列的比特长度1^2根据L1、R1、R2确定，其中，L1是所述第一比特序列的比特长度。20.根据权利要求19所述的装置，其特征在于，所述第二比特序列的比特长度L2根据以下公式确定：其中，运算符[[·]]表示取整操作。21.根据权利要求12所述的装置，其特征在于，当所述心=13，1?2=15，且所述第一比特序列包括3个比特序列片段{P1，P2，P3}时：所述组合单元还用于，对所述比特序列片段Pl和P2进行线性组合，并且对所述比特序列片段Pl和P3进行线性组合，得到第二比特序列；所述级联单元还用于，将第一比特序列和第二比特序列级联，获得码率R2=l5的目标比特序列。22.—种译码装置，其特征在于，包括：译码模块，用于采用码率为R1的低密度奇偶校验码LDPC对码率为1?2的目标比特序列进行译码，其中，OSR2SR1Sl,所述目标比特序列，由第一比特序列和第二比特序列级联形成;所述第一比特序列，由待编码的初始比特序列通过码率为Rj^LDPC进行编码获得;所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。23.—种编码装置，其特征在于，包括第一处理器和用于存储所述第一处理器可执行的指令的第一存储器，当所述指令被所述第一处理器执行时，执行以下操作：采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列，其中，O彡R1Sl;对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列，其中，OSR2SR1^Ξΐ〇24.根据权利要求23所述的编码装置，其特征在于，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列之前，所述第一处理器还用于执行以下操作：将所述第一比特序列分为t个比特序列片段，其中，所述比特序列片段的数目t与所述码率R1之间存在以下关系：t是大于1的正整数，j是正整数，运算符[[·]]表示取整操作。25.根据权利要求24所述的编码装置，其特征在于，所述第一处理器还用于执行以下操作：选取步骤:从所述t个比特序列片段中选取七个比特序列片段；组合步骤:将所述七个比特序列片段中对应位置上的比特进行线性组合，得到比特序列片段D1，其中，Kt1St;重复执行上述选取步骤和组合步骤，生成w个比特序列片段DllD2,其中w为正整数；将所述w个比特序列片段级联，得到所述第二比特序列。26.根据权利要求25所述的编码装置，其特征在于，所述第一处理器从所述第一比特序列的t个比特序列片段中选取七个比特序列片段，包括以下至少之一的操作：根据编码端和译码端的预先约定进行选取；根据编码端向译码端发送的信令的指示进行选取；根据译码端向编码端发送的信令的指示进行选取。27.—种译码装置，其特征在于，包括第二处理器和用于存储所述第二处理器可执行的指令的第二存储器，当所述指令被所述第二处理器执行时，执行以下操作：采用码率为R1的低密度奇偶校验码LDPC对码率为办的目标比特序列进行译码得到待编码的初始比特序列，其中，〇彡R2彡R1^a，所述目标比特序列，由第一比特序列和第二比特序列级联形成，所述第一比特序列，由待编码的初始比特序列通过码率为Rj^LDPC进行编码获得，所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。

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