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申请/专利权人：达发科技股份有限公司
申请日：2022-12-26
公开（公告）日：2023-11-24
公开（公告）号：CN117118434A
主分类号：H03L7/089
分类号：H03L7/089;H03K5/00;H03K5/05
优先权：["20220524 US 17/751,679"]
专利状态码：在审-实质审查的生效
法律状态：2023.12.12#实质审查的生效;2023.11.24#公开
摘要：本发明公开一种锁相回路电路以及时钟产生方法。该锁相回路电路包含一锁相回路核心电路、至少一查找表以及一控制电路。该锁相回路核心电路在一开回路校正阶段与一闭回路校正阶段之下产生一输出时钟。该控制电路将得自该至少一查找表的多个锁相回路参数载入至该锁相回路核心电路；在该锁相回路核心电路的该开回路校正阶段之下，针对该多个锁相回路参数中的一第一部分执行开回路校正；以及在该锁相回路核心电路的该闭回路校正阶段之下，针对该多个锁相回路参数中的一第二部分执行闭回路校正。
主权项：1.一种锁相回路电路，包含：锁相回路核心电路，用以在开回路校正阶段以及闭回路校正阶段之下产生输出时钟；至少一查找表；以及控制电路，用以将得自该至少一查找表的多个锁相回路参数载入至该锁相回路核心电路，在该锁相回路核心电路的该开回路校正阶段之下针对该多个锁相回路参数的第一部分执行开回路校正，以及在该锁相回路核心电路的该闭回路校正阶段之下针对该多个锁相回路参数的第二部分执行闭回路校正。
全文数据：
权利要求：
百度查询： 达发科技股份有限公司 锁相回路电路以及时钟产生方法
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